一個大招輕鬆搞定ISE模擬設計之頂層原理圖！

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文/原創: 卧龍會瘋子

這兩天在使用Xilinx的XC9500家族的CPLD修改一款產品，然後就碰到了一個很讓人無語的問題，上網查詢也沒找到解決之道，今天無意中多瞟了一眼，結果竟然讓我給解決了，也算是瞎貓撞上死耗子吧，也許有人早就遇到過該問題，也解決了但是沒有記錄而已，所以對於第一次碰見這問題的就有點束手無策了，題外話就說到這兒，下面就把我遇到的具體問題以及怎麼解決的記錄一下。

由於是別人的產品，不方便拿來做講解，所以我就簡單畫了一個PWM波生成的小邏輯，用來演示我遇到的問題以及解決方法。話不多說，先看圖1，這是頂

圖1

如圖2，完成之後看了一下只有綜合階段由幾個無關緊要的警告，不理他，下面開始進行管教約束。雙擊UserConstrains下面的FloorPlanIO-Pre-Synthesis，彈出如圖3所示界面，在DesignObjectList – I/OPins我們看到出現了8個輸入，8個輸出，而不是設計中的11個管腳，這個問題很奇怪。

我以前做這種設計也都是用的頂層原理圖啊，沒出現過這種問題，並且不管怎麼修改編譯器的選項都沒用，每次打開都還是如此，跟我的設計不匹配，那麼問題究竟在哪裡呢，打開工程目錄如圖4所示。我們看到出現了一個跟頂層原理圖同名的.vhd文件（因為我的首選語言是VHDL，若是Verilog的話，應該會出現一個.v文件），這是自動生成的，用文本編輯器打開它看看裡面的內容。

如圖5所示，可以看到裡面的實體並不是我的頂層實體，繼續往下看發現還有好多個實體，而我設計的頂層實體在最後一個，再看一下第一個實體有8個輸入，8個輸出，莫非剛剛的管腳約束管理器里

圖2

圖3

圖4

圖5

面的管腳信息是他的？我們試試，將這個.vhd文件裡面的其他實體都刪掉，然後只保留頂層實體，重新編譯，完成之後再次打開管腳約束管理器，我們發現還是圖3那種情況，難道我們猜錯了，仔細一想不對，這個.vhd文件是由編譯器在編譯過程中由原理圖生成的，所以只修改這個文件肯定不行，那就做絕一點，用修改後的vhd文件代替原理圖文件作為頂層試試，如圖6所示，代替之後我