來源：本文由半導體行業觀察翻譯自semiengineering，謝謝。

模擬混合信號設計與驗證的未來是什麼樣子？我們期望任何方法上的改變嗎?

如今在先進的節點上，沒有純粹的數字設計這類東西。即使沒有任何模擬內容的設計也可能依賴混合信號組件，比如用於通信的SerDes或用於自適應電源控制的電壓調節器。而試圖將模擬和RF等所有東西整合到一個晶元上的時代，可能在許多工業領域內會宣告結束。

在最新的工藝節點上，晶體管並沒有很好的工作特性，因為器件模擬和縮放對其性能有負面影響。縮放還大大增加了模擬設計的難度。對於具有足夠容量的設計，或者對價格不敏感的設計（如2.5D組件），倒是可以選擇其他方案。

不過正在湧現的新興市場，不是那麼關心最新的工藝節點，在這些市場中混合信號的用戶正在湧現，這就可能需要不同類型的工具。

新興節點

總是能有推動技術極限的用戶。Cadence定製IC&PCB事業部產品總監Mladen Nizic說：「單晶元集成仍然是許多大批量應用非常經濟的解決方案。不過混合的方式可能正在改變，最先進的工藝節點設計中就包含了大量的定製電路。他們可能是定製數字設計或是有一些模擬，以「模擬」方式精心製作。這就要求在實體設計和驗證中實現模擬和數字之間的高度集成。現在這幾乎是愈演愈烈的。」

西門子公司的高級產品經理Sathish Balasubramanian說：「然而這並不適用於所有人，對於高級節點的整合併不容易。許多公司成立之初就是購買混合信號IP，而不是建立自己的IP。有些人會購買在某些方面已經得到驗證的軟體IP。然後他們會按照自己的需要定製。這導致似乎有相當多的半定製化發生。包括改變過程、電壓、溫度(PVT)，看看它們能降低多少功耗等。」

最新的工藝節點並不好模擬。 Synopsys產品營銷副總裁Tom Ferry表示：「為7nm FinFET設計一個PLL非常困難。因為模擬設計很難，FinFET主要是為數字電路設計的，我們需要平衡整個工藝構成以滿足集成部件的數字和模擬需求。

最新的工藝節點也越來越需要將新型的混合信號IP包含在內。 Moortec首席技術官Oliver King表示：「在最新的工藝節點上開發晶元的成本非常高，以至於設計必須儘可能多地提高性能。舉個例子，涉及到模控的IP在本質上是模擬的。性能通常涉及功耗優化。傳統的技術在table上留下了太多的潛力，因此，自適應電壓縮放和動態頻率縮放技術被比以前更廣泛的行業所採用。

先進的封裝可以提供一些幫助。取代把所有的東西都放在一個晶元上的做法，多晶元模塊是一個可以執行的解決方案。另外的好處是可以增加連通性和實用性。「你可以大幅減少電感和電容，僅僅因為不需要在焊盤上浪費太多的晶元空間，」

Sonics的首席技術官Drew Wingard說。「這就是規則的改變者。通過建立一個連接，你就可以在2~5μm的區域內得到你想要的東西而不是非要在100μm的區域，這就可以極大的減少電容。突然之間你可以開始用一種有效的方式使用全幅CMOS信號，而不再需要PHY。而消除信號的轉換，從完全同步的數字領域到略過了一個PHY區域，具有很大的功率優勢。」

也有消極的一面。Nizic說:「我們看到了對封裝和晶元並行設計的需求，尤其是在射頻方面。當你有一個高性能系統，即使它只有一個晶元也必須考慮整體設計。何況在多晶元模塊仍然需要大量的開發，包括2.5 D、3D、插入器等。」

噪音也是混合信號設計的一個問題。「過去，電磁噪音模擬是分別孤立完成的，」ANSYS應用程序工程高級主管Arvind Vel說，「晶元設計師、封裝設計師和面板設計師將會有單獨的消除噪音預算來滿足需求。只要他們在預算之內，晶元的整體操作就會得到保證。隨著先進技術節點邊際雜訊的不斷減小，井差很快就會導致設計過度。在這些技術節點中，必須對晶元、封裝和面板進行全面的聯合模擬。」

新的市場

有一個幾乎完全相反的新興市場——物聯網設備。Nizic解釋說:「邊緣節點基本上是一個感測器，它越來越需要進行一些處理，再加上一種通信手段。」「這些設計的另一個特點是功率，而這必須被最小化。」在過去，我們可能認為這些是簡單的設計，但其實它們是相當複雜的混合信號設計。雖然不是大型的SoCs，但它們有非常具體的要求，而功率可能是一個主要的問題。電源控制和最小化必須擴展到模擬階段。該領域的工具正在改進，以支持驗證計劃，以便在模擬和數字領域都可以驗證輸入功率。」

但是讓設計不同的正是他們正在用來生產的工藝節點。Balasubramanian補充說:「物聯網並不追求摩爾定律，而公司也不試圖使用最先進工藝的節點。」「許多此類設備的目標是使用28nm或以上的FD-SOI，儘管有些是在20nm平台上。他們將第三方混合信號IP與數字邏輯集成在一起。整個晶元都很小，所以他們做了很多集成。」

IP的來源很重要。大多數模擬內容都是從第三方公司購買的，而不是在內部開發。Balasubramanian繼續說:「對於物聯網來說，市場的時間往往很短，這使得他們更有可能購買知識產權。」「但是他們仍然需要混合信號工具來驗證IP是否獨立工作，何時集成在晶元和系統的上下文中。因此，儘管他們通過購買IP來減少工作，但驗證需求仍然存在。」

這意味著這些公司沒有對模擬或RF有深刻理解的設計師。正如Balasubramanian所言，數字設計師經常把模擬和射頻看作是黑魔法。這意味著他們在組裝和驗證他們設計的工具時有著非常不同的需求，他們的關注點是功率和上市的時間。

在這個行業中，模擬設計師正在變得非常罕見。成為一名熟練的模擬設計師需要多年的時間，而且似乎只能在兩種重要的領域。其中一組是在大公司內部，他們可以用模擬內容來區分自己。另一組是不斷增長的第三方IP提供商。與數字IP市場不同，在模擬IP領域有許多小玩家。他們通常有非常明確的知識，使他們能夠產生有競爭力的知識產權。

混合信號的集成工具

無論模擬組件是自己家設計的還是從第三方IP公司獲得的，這些模塊必須在某個時刻聚集在一起。Nizic說:「所有的系統都必須經過驗證，不管你選擇什麼路徑來做物理實現和標記。」「對完整系統的早期分析和驗證，包括模擬和數字甚至軟體，仍然是一個挑戰。」

圖1:混合信號設備的錯誤。來源:Mentor

Balasubramanian完全同意。「在所有抽象中進行自上而下的驗證是一個挑戰。你為了系統級驗證先從一個混合信號的抽象模型開始，然後急需要在SPICE中進行驗證混合信號模塊。用戶需要一種工具，可以在抽象中進行所有的工作，並進行真正的數字建模，這實際上將模擬塊變成了數字塊，一直到一個香料級的模擬器。這就是客戶所要求的準確性和抽象範圍。」

即使對傳統的模擬設計師來說，也有一些新的要求擺在他們的面前。Nizic補充說:「將模擬環境引入到驗證環境中，需要在驗證計劃方面有一些新能力。」「使用混合信號IP，我需要使用更先進的方案、建模和模擬。像汽車這樣的應用程序需要安全性和可靠性，這要求對驗證過程的可跟蹤性和可見性。這就要求採用一種更像數字的方法來模擬。我必須將模擬部分的規範與驗證聯繫起來，這樣它總是可追蹤的，並且可以找出哪裡是失敗的，而且調試更容易。當一個模塊被驗證時，它必須被引入到SoC環境中，而這就是透明度和模型很重要的地方。」

今天，我們看到將真實數字建模集成到系統級Verilog中。「這將使它與 Verilog-AMS相似或更好，」Nizic繼續說道。「然後，我們可以將AMS和SoC的認證連接起來，並讓數字驗證工程師採用最快速的模擬模式，進行SoC認證。」

這在許多系統公司中創建了一種新型的設計器。Balasubramanian說:「我們看到，人們正在接受訓練，以編寫高效的真實數字模型。」「這就是他們所做的一切。」他們不一定有很多模擬設計的專業知識。他們使用一個IP，他們假定IP是有效的，但是團隊需要知道它將如何與最高級別和系統級別一起工作。他們開發了那個IP的抽象模型。」

結論

模擬混合信號的市場已經發生了很大的變化，這是由工藝技術的進步推動的，而這一技術的數字友好程度遠高於模擬友好型。這導致了新途徑的探索，無論是在複雜的SoC層面，還是針對邊緣節點更簡單的物聯網設備。每個人都在走一條截然不同的道路。

它們的共同之處在於需要更好的系統級驗證工具，這是業界正在進行的工作。「模擬和數字驗證之間的互動正在增加，」Nizic總結道。「工具和設計團隊之間的項目協作正在增加。這是由技術和業務需求驅動的。再也不可能對這些東西置之不理了。」

原文鏈接：https://semiengineering.com/mixed-messages-for-mixed-signal/

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