自從入職做了模擬IC設計工程師，不是在deadline就是在deadline的路上……

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作為歐洲模擬 IC 最有名的大牛之一，Sansen對基本電路的論述既細緻全面、又深入淺出。從一個電路的低頻到高頻的小信號輸入阻抗，輸出阻抗，增益開始到各類運放、及其構成的反饋系統，無所不精。

其中，運放是各類模擬電路的基礎，運放的環路增益、反饋係數、頻響特性，決定了整體電路的性能參數。

運放的框圖看上去如此簡單，可是每個設計過運放的寶寶，都知道實際的工作可不是這麼簡單

因為每一個電路設計的開始，都是從公式計算開始的。

鋪開一張白紙，提起一支筆，那感覺和鋪開一張畫圖，進行構圖設計的感覺，是一樣一樣的。用基本的公式算出主要輸入管、輸出管的參數、補償電阻的參數，整個電路框架初定，就像一張畫圖上大面積的色塊開始上了色。

然而，不管是調電路的工程師，還是畫畫的畫家都明白，這樣就算是一個好的電路完成了么？顯然不是，從基本參數、到完美電路，這中間的距離才是設計師的心血所在，也是設計師專業功底的體現

接下來，如同細細的描摹一幅山水畫、筆墨深淺為畫注入靈魂；抑或是一幅工整的油畫，每一筆描繪、每一筆著色，深淺濃淡之間，就讓一幅簡單的底色逐漸生動起來。模擬IC設計藝術家們，開始調整運放的密勒補償、cascade、gain-boosting，每個管子的尺寸，電容、電阻的大小，加dummy, 在那種精細的調整中，猶如猛虎嗅薔薇。同時還要考慮到layout的工整、面積大小，以及後模擬對電路參數的影響。

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這個時候，如果可以去觀察一個模擬IC工程師的工作，他的每一個工作都蘊含著深意，他的每一次調整都是方寸之間令人驚嘆的閃挪騰移，就會發現工作中的工程師如此魅力迷人，和憂鬱不羈的藝術家魅力不相上下。

這就是模擬電路的魅力，一個人眼中有一千個哈姆雷特，一千個模擬IC設計師手下也要一千個不同的電路，即使設計的是同一結構的電路。

如此充滿生機與個性的的模擬電路，在測試的時候，自然也會碰到那些微妙的千變萬化的差異。今天我們就來分享幾類典型的模擬及混合信號IC及其測試方法，讓大家充充電，找回當年「沉溺學習，無法自拔」的自己，更好的領略在工程技術中的藝術氣質，以及像藝術一樣的靈感對工程技術的啟迪與創新。

1、運放環路增益測量

2、高速 ADC 技術的發展趨勢及測試方法

3、是德科技模擬 IC 測試方案

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運放環路增益測量

作為模擬電路中的基礎單元，運放的特性直接決定了上層電路的關鍵性能，尤其是PMU類的電路，整個兒環路增益的測試，一度成為很多電源晶元管理設計師的難點。

工欲善其事，必先利其器，使用 Keysight E5061B-3L5就可以測試環路增益、相位裕量、增益裕量等反饋環路特性。比如環路增益測試測試配置如下圖：在E5061B-3L5的高輸入阻抗測量接收機的R和T埠上測量激勵施加電路兩側的交流電壓，隨後把這兩個測量結果進行比值計算得到環路增益最終的測量結果。

把激勵信號加在滿足Zin >> Zout 的點上，並讓電阻R滿足Zin >> R >> Zout的條件，可以通過T/R 比值的測量結果得到循環傳遞函數-GH 的特性，這裡選擇R=R5=50歐姆；

注入激勵信號的電平不能太高，以避免反饋環路進入非線性區域。應使用高輸入阻抗的探頭來完成探測，這樣不會影響反饋環路的工作；

由於E5061B半浮置的接地結構，儀錶的激勵源與接收機埠相對被測器件的接地也是浮置的。在使用10：1無源探頭測量時，為了避免更多的耦合雜散，需要將LF OUT屏蔽層與被測DC-DC電源的地連接。

在測量中使用直流電子負載或大功率電阻作為DC-DC電源的負載；

即使反饋環路測量最關心的是交叉頻率附近（通常在10KHz-100KHz之間），當激勵源的功率為固定值時，為了改善在低頻測量範圍內環路增益測試的信噪比，需要使用在低頻範圍頻率響應平坦的變壓器。推薦使用是德科技5188-4425變壓器，或者North Hills公司的0017CC變壓器。

如下圖所示，當測試得到環路增益|GH|後，通過游標找到|GH|=1的交叉頻率。同樣的，在相位測量曲線即可得到相位裕量，進而可以測量增益裕量。

使用E5061B-3L5測試DC-DC環路增益、相位裕量、增益裕量以及電源系統PDN阻抗的系統配置如下：

E5061B(Opt: 005，3L5) 網路分析儀

1250-1250(x2),15442A

85033E

11667L

8120-1840(x4)

16201A(Opt:001),16195B

16092A,16192A(16192A/B/C/D,16197A根據需要選擇）,16047E

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高速 ADC 技術的發展趨勢及測試方法

隨著數字信號處理技術和數字電路工作速度的提高，以及對於系統靈敏度等要求的不斷提高，對於高速、高精度的ADC（Analog to Digital Converter）、DAC（Digital to Analog Converter）的指標都提出了很高的要求。比如在雷達和衛星通信中，所需要的信號帶寬已經達到了2GHz以上，而下一代的5G移動通信技術在使用毫米波頻段時也可能會用到2GHz以上的信號帶寬。雖然有些場合（比如線性調頻雷達）可能採用頻段拼接的方式去實現高的帶寬，但是畢竟拼接的方式比較複雜，而且對於通信或其它複雜調製信號的傳輸也有很多限制。

根據Nyquist採樣定律，採樣率至少要是信號帶寬的2倍以上。同時為了支持靈活的制式、相控陣或大規模MIMO的波束賦形，現代的收發機模塊越來越普遍採用數字中頻直接採樣，這其實進一步提高了對於高速ADC/DAC晶元的性能要求。下圖是一個典型的全數字雷達收發信機模塊的結構。

高速ADC/DAC在現代全數字雷達中的應用

可以看到，ADC/DAC晶元是模擬域和數字域的邊界。一旦信號轉換到數字域，所有的信號都可以通過軟體演算法進行處理和補償，而且這個處理過程通常不會引起額外的雜訊和信號失真，因此把ADC/DAC晶元前移、實現全數字化處理是現代通信、雷達技術的發展趨勢。

在全數字化的發展過程中，ADC/DAC晶元需要採樣或者輸出越來越高的頻率、越來越高帶寬的信號。而在模擬到數字或者數字到模擬的轉換過程中造成的雜訊和信號失真通常是很難補償的，並且會對系統性能造成重大影響。所以，高速ADC/DAC晶元在採樣或者產生高頻信號時的性能對於系統指標至關重要。

目前在很多專用領域，使用的ADC/DAC的採樣率可以達到非常高的程度。比如Fujitsu公司可以提供110G~130GHz的IP核，Keysight公司在高精度示波器里用到了單片40GHz採樣率、10bit的ADC晶元，以及Keysight公司在高帶寬任意波發生器里用到了92GHz採樣率、8bit的DAC晶元等。這些專用的晶元通常用於特殊應用，比如光通信或者高端儀錶等，比較難以單獨獲得。

在商用領域，很多ADC/DAC晶元的採樣率也都已經達到了GHz以上，比如TI公司的ADC12J4000是4GHz採樣率、12bit解析度的高速ADC晶元；而ADI公司的AD9129是5.6GHz採樣率、14bit解析度的高速DAC晶元。這一方面要求ADC有比較高的採樣率以採集高帶寬的輸入信號，另一方面又要有比較高的位數以分辨細微的變化。

隨著ADC/DAC的採樣率的提高，高速ADC/DAC的數字側的介面技術也在發生著比較大的變化。

低速串列介面：很多低速的ADC/DAC晶元採用I2C或SPI等低速串列匯流排把多路並行的數字信號復用到幾根串列線上進行傳輸。由於I2C或SPI匯流排的傳輸速度大部分在10Mbps以下，所以這種介面主要適用於MHz以下採樣率的ADC/DAC晶元。

並行LVCMOS或LVDS介面：對於幾MHz甚至幾百MHz採樣率的晶元來說，由於信號復用後數據速率太高，所以基本上採用並行的數據傳輸方式，即每位解析度對應1根數據線（比如14位的ADC晶元就採用14根數據線），然後這些數據線共用1根時鐘線進行信號傳輸。這種方法的好處是介面時序比較簡單，但是由於每1位解析度就要佔用1根數據線，所以佔用晶元管腳較多。

JESD204B串列介面：對於更高速率的ADC/DAC晶元來說，由於採樣時鐘頻率更高，時序裕量更小，採用並行LVCMOS或LVDS介面的布線難度很大，而且佔用的布線空間較大。為了解決這個問題，目前更高速和小型化的ADC/DAC晶元都開始採用串列的JESD204B介面。JESD204B介面是把多位要傳輸的數據合并到一對或幾對差分線上，同時採用現在成熟的Serdes（串列-解串列）技術用數據幀的方式進行信號傳輸，每對差分線都有獨立的8b/10b編碼和時鐘恢複電路。採用這種方法有幾個好處：首先數據傳輸速率更高，每對差分線按現在的標準最高可以實現12.5Gbps的信號傳輸，可以用更少的線對實現高速數據傳輸；其次各對線不再共用採樣時鐘，這樣對於各對差分線間等長的要求大大放寬；借用現代Serdes晶元的預加重和均衡技術可以實現更遠距離的信號傳輸，甚至可以直接把數據直接調製到光上進行遠距離傳輸；可以靈活更換晶元，通過調整JESD204B介面里的幀格式，同一組數字介面可以支持不同採樣率或解析度的ADC晶元，方便了系統更新升級。

ADC的主要性能指標分為靜態和動態兩部分：

主要靜態指標：

Differential Non-Linearity (DNL)

Integral Non-Linearity (INL)

Offset Error

主要動態指標：

Total harmonic distortion (THD)

Signal-to-noise plus distortion (SINAD)

Effective Number of Bits (ENOB)

Signal-to-noise ratio (SNR)

Spurious free dynamic range (SFDR)

要進行ADC這些眾多指標的驗證，可用的方法很多。最常用的方法是給ADC的輸入端提供一個理想的正弦波信號，然後對ADC對這個信號採樣後的數據進行採集和分析。因此，ADC的性能測試需要多台儀器的配合并用軟體對測試結果進行分析。下圖是最常用的進行ADC性能測試的方法。

在測試過程中，第1個信號發生器用於產生正弦波被測信號，第2個信號發生器用於產生採樣時鐘，採樣後的數字信號經FFT處理進行頻譜分析和計算得到動態指標，經過直方圖統計得到靜態指標。

靜態指標是對正弦波的採樣數據進行幅度分布的直方圖統計，然後間接計算得到。如下圖所示，理想正想波的幅度分布應該是左面的形狀，由於非線性等的影響，分布可能會變成右邊的形狀，通過對實際直方圖和理想直方圖的對比計，可以得出靜態參數的指標。

以下是DNL和INL的計算公式：

動態指標是對正弦波的採樣數據進行FFT頻譜分析，然後計算頻域的失真間接得到。一個理想的正弦波經A/D採樣，再做後頻譜分析可能會變成如下圖的形狀。除了主信號以外，由於ADC晶元的雜訊和失真，在頻譜上還額外產生了很多雜訊、諧波和雜散，通過對這些分量的運算，可以得到ADC的動態參數。

通過FFT頻譜分析測試動態參數

下面是動態參數的計算公式：

對於產生被測信號和採樣時鐘的信號發生器來說，為了得到比較理想的測試效果，要求其時間抖動（或者相位雜訊）性能要足夠小，因為採樣時鐘的抖動會造成採樣位置的偏差，而採樣位置的偏差會帶來採樣幅度的偏差，從而帶來額外的雜訊，從而制約信噪比的測量結果。下圖是時鐘或者信號抖動引起信噪比惡化的示意圖，以及根據信噪比要求及輸入信號頻率計算信號抖動要求的公式。

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是德科技模擬 IC 測試方案

隨著數字信號處理技術數字電路工作速度以及系統靈敏度的不斷提高高速、高精度的 ADC、DAC 指標也面臨著越來越嚴苛的挑戰。

比如在雷達、衛星通信、圖像採集等應用領域中，很多 ADC/DAC 晶元的採樣率都已經達到了 GHz 以上。這一方面要求 ADC 有比較高的採樣率以採集高帶寬的輸入信號，另一方面又要有比較高的位數以分辨細微的變化。因此，保證 ADC/DAC 在高速採樣情況下的精度是一個很關鍵的問題。

一個典型的 ADC 測試方案

ADC/DAC 晶元的性能測試是由晶元生產廠家完成的，需要藉助昂貴的半導體測試儀器，但是對於板級和系統級的設計人員來說，更重要的是如何驗證晶元在板級或系統級應用上的真正性能指標。

而在驗證各個指標的時候，測試設備和測試方案的選擇從一開始就需要我們慎之又慎。下面就給大家安利一篇技術長文《Analog IC 模擬晶元測試》，高速 ADC 的測試方案、DAC 測試的配置方案、PLL/VCO 的測試方案……應有盡有，助您全方位把控模擬 IC 測試方案，保證 ADC/DAC 在高速採樣情況下的精度。

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