ARRIA10開發設計要領

估計大概明年很多人就會用arria10做網路平台加速了，還有安防的視頻加速演算法，無線小基站，或者arria10做機器視覺平台。這些都是明年2018的可能要做的事情。

arria10雖然吹了這麼幾年，但是晶元還是有些bug，altera這代arria10其實就是xilinx的7系列功能，但是在成本上面arria10比xilinx便宜了好多。

設計arria10，第一個要注意就是fpga晶元要做好各區電壓的放電電路。至於為什麼做放電電路，官方沒有說明，只有在參考官方開發板才知道需要，所以fpga晶元結的所有電壓都要做放電處理。

第二個，要注意上電和放電時序要求，一般來說越低的電壓要要先上，下電的時候就是越低的電壓要最後。一般很多板子都是用一個獨立fpga供電來控制放電。比如單獨的3.3v或者5v來控制0.9v內核，1.0v收發器，1.8v電壓。

第三個，要注意vccbat 這個電壓需要供電，加密時候是1.5v，不加密是1.8v，這個不供電導致不能啟動設備。

第四個，如果做serdes或者ddr3，需要做上電模擬單元校驗，需要接clkusr 這個引腳時鐘，範圍是100m-125m範圍，不要超過，一般情況都是直接使用有緣晶振做的。

第四個，arria10做nios，由於軟體問題，不能支持從epcql啟動nios，這個千萬要注意。如果要做nios咋辦，只能用cfi flash。有的人問，cfi flash一定要連接fpp模式引腳嗎？如果你做的nios，fpga配置在epcql，程序在cfi，cif不需要接fpp配置引腳，如果fpga配置程序和elf程序都在cfi，那必須用fpp模式，主要必須接一個單獨cpld，要負責jtag程序更新。

第五個，arria10不太支持1.35v電壓ddr3l，我不太清楚到底是什麼問題，我該成1.5v電壓，由於ddr3l兼容1.5v就可以操作ddr3l。否則總是模擬校驗不成功。

第六個，收發器的電壓最好設置在1.0v，不要設置0.9v。具體原因我不清楚導致什麼情況。

第七個，關於收發器的初始化過程的，時鐘校驗過程。千萬要注意，時鐘校驗過程是在配置過程中，所以這個時候，利用可編程時鐘晶元產生時鐘必須在配置時候產生。有的人，直接用cpld先配置時鐘晶元，然後配置fpga代碼。有的人固化可編程時鐘晶元的時鐘數據。注意： 不要把可編程時鐘晶元的rst引腳接arria10的引腳。

第九個，設計電路之前，利用功耗評估參數，來整體評估各個電壓所需的電流大小。

喜歡這篇文章嗎？立刻分享出去讓更多人知道吧！