計算機所面臨的極限是什麼？

原理計算機文化系列用前幾期的文章介紹了計算機的起源。在介紹計算機各個分支的發展之前，筆者希望在接下來的幾期里和大家共同探討計算機極限這一個話題。《自然》期刊在2014年刊登了一篇Igor Markov的文章「Limits on Fundamental Limits to Computation」 [1]。我們將以此文為基礎並綜合各方面論文，在接下來幾期時間裡每期介紹一個計算機領域裡的金科玉律，在工程，功耗，時空概念，複雜理論及新興技術這五個方面探討計算機的極限以及面對這些極限計算機科學家們所採取的措施。今天，我們先從工程方面討論。

從1958年第一個僅包含一個雙極性晶體管的集成電路問世到如今集成十幾億晶體管的處理器晶元，集成電路在近六十年的時間裡發展迅速。我們現在用的手機的性能也已經相當於30年前的 Cray-2 超計算機了，然而手機的功耗卻只有Cray-2的十萬分之一，價格更是被降到大多數普通人能接受的程度。如此巨大的發展速度的背後是什麼規律呢？30年後我們也能每人手裡拿個天河2號嗎？要說清楚這個問題我們就不得不提到晶元產業最著名的金科玉律——摩爾定律。

摩爾定律由高登·摩爾於1965年在《電子學》雜誌中提出。之後於1968年和羅伯特·諾伊斯共同創辦英特爾公司，時任副總裁。在創辦之前，摩爾發現半導體晶體管製程的發展速度對於晶元製造業非常重要。如果發展過慢，不但晶元的製作成本不會得到有效的分散，公司還會面臨被競爭對手淘汰的風險。如果傾其所有研究晶體管的製程，一旦研究失敗對公司的打擊也是毀滅性的。

於是當時的晶元生產行業都在試圖尋找一個合適的發展速度，使得在公司利潤最大化的同時能夠繼續分配一部分利潤出來維持這個發展速度。在觀察了當時晶體管製程的發展之後，摩爾在1965年提出了摩爾定律：同面積的集成電路上可容納的晶體管數量會以每年增加一倍的速度發展。

在10年之後的1975年，摩爾在「IEEE國際電子元件大會」 上發表論文「Progress in Digital Integrated Electronics」，根據當時的實際情況對摩爾定律做出了第一次修正，將每年增加一倍改為每兩年增加一倍。摩爾定律作為一個經驗法則為晶元生產商提供了一個利潤和風險的折中，而半導體行業也遵循這個法則進入一個良性的發展。

英特爾執行副總裁 William.M.Holt 在2016年的 ISSCC 會議上比較了十年內按照摩爾定律發展新製程和一直使用舊製程生產晶元這兩種生產方式，發現前者的晶元生產成本的成本僅是後者的40%[2]。而摩爾定律畢竟是一個經驗法則，在1975年第一次修正之後，半導體行業在摩爾定律的指導下一直發展到2013年。ITRS（International Templar Research Society）在2013年將摩爾定律進行了第二次修正，將之前每兩年翻倍的發展速度改成了每三年翻倍。

這次的修正從工程的角度來看至少有四個原因。

首先是工藝的極限。現在的半導體製造工藝中很重要的一個部分是光刻（photolithography）。光刻利用曝光和顯影在光刻膠層上畫幾何圖形，然和通過刻蝕工藝（etching）將光掩膜上的圖形轉移到所在的襯底上[3]。這種工藝在理論上受到阿貝解析度的限制。簡單地說，由於可見光的波動性使其可以發生衍射，光束不能無限的聚焦。而解析度的極限值大約在λ?2n， 其中λ是光刻所用的激光波長，n是介質的數值孔徑（Numerical Aperture)。數值孔徑現在光學能達到的極限是1.4，那麼光刻精度的極限就是λ?2.8。這麼看來，要做到更小的工藝，我們就要用到波長更短的激光，而短波長的激光利用起來本就非常複雜。雖然科學家提出了新的工藝技術[4]使得現在的光刻工藝突破了阿貝解析度的限制，能夠使用波長是193nm的激光能做出14nm的工藝，這種工藝技術也大大提高了製作成本。無論是在阿貝解析度的限制下利用更短波長的激光還是開發出新技術來突破阿貝解析度的限制，把單個晶體管做到更小（即在同面積的集成電路上容納更多的晶體管）變得異常困難。

其次是內部連接的極限。隨著單位面積集成電路中的晶體管越來越多，內部連接成了集成電路中越來越重要的部分。內部連接要麼做到快速的信號傳輸，要麼做到盡量細的銅線和密集的排布（從而做到更小的集成電路設計），但魚和熊掌不能可得兼。因為更細的銅線會增加銅線的電阻而更密集的排線也會影響銅線間電流的相互影響。早在1995年英特爾的研究員們就指出了真正限制集成電路發展的是其內部的連接技術[5]。為了解決這個問題，科學家們提出了光波導管（photonic waiveguide)的概念來替換傳統的銅線連接方式[6]。而這種內部連接的方式也受到麥克斯維爾方程的理論限制，比如電磁波傳輸的速度上限[7]。所以，即便是晶體管能夠越做越小，如何在保證快速信號傳輸的同時加入更多的內部連接也成為了一個非常棘手的問題。

再次是傳統晶體管的設計極限。當晶體管尺寸做到10nm的時候，晶體管的柵氧化層僅僅之有幾個原子的厚度。在這個尺度下至少會有三個問題。其一，在量子隧穿效應的影響下，晶體管的性質將變得很不穩定。其二，因為每個晶體管的製造過程不可能完全一樣，每個晶體管會有不同的特性，而產生的不同特性在納米級的尺度下會更加明顯。其三，晶體管將會發生嚴重的漏電。這對移動設備興起的今天是一個相當大的問題。畢竟誰也不希望自己的手機充電兩小時，通話五分鐘。因為量子效應在10nm左右的尺寸下介入，將傳統晶體管做到這個尺度以下將會變得難上加難。當然科學家為了突破這個極限也提出了很多新的晶體管設計，其中比較成熟的有FinFET[8]和 Tunneling Transistor[9]。FinFET 在傳統晶體管的基礎上通過三維設計增加柵氧化層的寬度，而tuneling transistor 更是提出了控制量子隧穿的辦法。但這些技術方面的改進也不是白來的，同樣需要大量的資本投入，從而放緩了之前摩爾定律多設下的發展規則。

最後一個要提到的是技術投入的極限。之前提到科學家們面臨各種物理極限時候在晶體管製作工程方面提出的改變。而正是這些改變的措施造就了這第四項極限。新科技的研發需要大量的資金以及時間，即便是研發成功，公司的技術人員也需要投入大量的精力去學習並使用這些新的技術。這就導致了很多中小晶元製造商無力承擔這項技術投入，而轉向繼續使用老技術進行生產加工。正是因為這些中小晶元廠商大量退出新技術的研發，晶元產業的發展在到達原有技術的理論極限之後遇到了發展的瓶頸。發展速度也因此明顯放緩。這也是導致了2013年ITRS對摩爾定律進行了第二次的修正的原因之一。

所以單純將晶體管做小這條路不會一直走下去，而摩爾定律在今後的某個時間段可能會再一次遇到瓶頸。所以我們在30年後手拿天河2號的理想也不太可能實現。然而這一切似乎並不代表著結束，面對這一工程上面的限制，業界提出了一種新的發展方向——超越摩爾定律（More than Moore)。持有這個觀念的計算機科學家們逐漸轉向了對計算機體系結構的研究，更加側重於功能的多樣化，更多的靠電路設計及系統演算法進行優化。於是，研究者們開始向更高維度來尋找可能性。就像當一個城市的道路無法滿足人們的需求時就會出現地鐵和高架橋，在二維工藝受限時，人們便開始探索三維集成電路。比如把處理器和內存上下堆疊，使用封裝內走線來代替傳統的二維平面走線做連接。這種三維結構不僅通過封裝內走線的高密度性增加了內存訪問帶寬，同時也因為減少了連接長度而減少了數據訪問的延遲。

所以正如FinFET之父胡志明所說，「即便是面對如此之多的理論限制，半導體的發展並沒有進入尾聲，產業的進步需要我們通過不斷的改進，過去五十年是這樣走過來的，相信未來五十年也會這樣走下去。」

下期預告：為什麼晶元里總有那麼一部分甚至一大部分是不能同時工作的？那為什麼我們還要費盡心思往集成電路里加更多的晶體管呢？暗硅是怎樣一種概念？登納德縮放比例定律又是什麼呢？下期我們將從功耗的角度來探討計算機的極限。

參考文獻：

[1]. Igor L.Markov, 「Limits on Fundamental Limits to Computation」, Nature, vol. 512, pp. 147 - 154

[2]. William. M. Holt, 「Moore』s Law: A path going forward」, ISSCC, 2016

[3]. https://en.wikipedia.org/wiki/Photolithography

[4]. X.Ma and G.R. Arce, 「Computational Lithography」 (Wiley, 2011)

[5]. M.Bohr, 「Interconnect scaling — the real limiter to high performance ULSI」, in Proc Int.Elec.Device Meeting, pp. 241-244.

[6]. V. R. Almeida et al, 「All optical control of light on a silicon chip」, Nature vol.431, pp. 1081-1084.

[7]. J. A. Davis et. al, 「Interconnect limits on gigascale integration in the 21st century」, Proc. IEEE pp.305-324.

[8]. D. Hisamoto et. al, 「FinFET — a self aligned double-gate MOSFET scalable to 20nm」, IEEE Trans. Electron. Dev. vol. 47, pp. 2320 - 2325.

[9]. A. Seabaugh, 「The tunnelling transistor」, IEEE Spectrum. http://spectrum.ieee.org/semiconductors/devices/the-tunneling-transistor

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