高速PCB設計系列基礎知識53

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本期講解的是PCB設計中DDR信號功能與分組設定。

DDR信號功能與網路名

了解DDR的各個信號功能與網路名

重要信號線

DQS信號：

DQS是DDR SDRAM中的重要功能信號，它的功能主要用來在一個時鐘周期內準確的區分出每個傳輸周期，並便於接收方準確接收數據。每一顆晶元都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由北橋發來的DQS信號，讀取時則由晶元生成DQS向北橋發送。完全可以說，它就是數據的同步信號。

CLK信號：

DDR SDRAM對時鐘的精確性有著很高的要求，而DDR SDRAM有兩個時鐘，一個是外部的匯流排時鐘，一個是內部的工作時鐘，在理論上DDR SDRAM這兩個時鐘應該是同步的。

分組設定

數據組的分組應該以每個位元組通道來劃分，DM0、DQS0以及DQ0～DQ7為第1位元組通道，DM1、DQS1以及DQ8～DQ15為第2位元組通道，以此類推。每個位元組通道內有嚴格的長度匹配關係。其他信號走線長度應按照組為單位來進行匹配，每組內信號長度差應該嚴格控制在一定範圍內。不同組的信號間雖然不像組內信號那樣要求嚴格，但不同組長度差同樣也有一定要求。

數據信號組的布線優先順序是所有信號組中最高的，因為它工作在2倍時鐘頻率下，它的信號完整性要求是最高的。另外，數據信號組是所有這些信號組中占最大部分內存匯流排位寬的部分，也是最主要的走線長度匹配有要求的信號組。

地址、命令、控制和數據信號組都與時鐘的走線有關。因此，系統中有效的時鐘走線長度應該滿足多種關係。設計者應該建立系統時序的綜合考慮，以確保所有這些關係都能夠被滿足。時鐘信號：以地平面為參考，給整個時鐘迴路的走線提供一個完整的地平面，給迴路電流提供一個低阻抗的路徑。由於是差分時鐘信號，在走線前應預先設計好線寬線距，計算好差分阻抗，再按照這種約束來進行布線。所有的DDR差分時鐘信號都必須在關鍵平面上走線，盡量避免層到層的轉換。線寬和差分間距需要參考DDR控制器的實施細則，信號線的單線阻抗應控制在50Ω，差分阻抗控制在100Ω。時鐘信號到其他信號應保持在20 mil以上的距離來防止對其他信號的干擾。蛇形走線的間距不應小於20 mil。串聯終端電阻RS值在15～33Ω，可選的並聯終端電阻RT值在25～68 Ω，具體設定的阻值還是應該依據信號完整性模擬的結果

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