來源：本文由半導體行業觀察翻譯自semiengineering，作者 MARK LAPEDUS，謝謝。

晶元代工廠商正在將新節點工藝和現有節點的不同工藝大量投入到市場，給晶元製造商帶來了困擾和一系列的挑戰。

目前已有10nm和7nm的全節點工藝，正在研發5nm和3nm工藝。同時引入了越來越多的半節點或「node-let」技術，包括12nm，11nm，8nm，6nm和4nm。

Node-let在全節點工藝的基礎上發展而來。例如，12nm和11nm比16nm/14nm的版本稍先進，8nm和6nm與7nm屬於相同類別。

節點名稱不再像過去一樣直接反映晶體管的實際尺寸。一些晶元製造商通過大肆吹捧節點名稱來顯示其在「工藝競賽」中的領導地位。而實際上，其中的數字是隨意定義的，許多業內人士僅把它們當作營銷術語。

節點的數字很容易理解。對於代工廠客戶來說，挑戰在於決定使用哪個工藝進行設計以及是否可以提供價值。隨著IC設計成本的增加，客戶不再能負擔得起每個節點開發一個新的晶元。西門子（Siemens）旗下Mentor的總裁兼首席執行官Wally Rhinesyu 說，「所以你必須比較和選擇，了解自己的需求和代工廠的能力。」

對於代工廠來說，挑戰在於拓展所有這些新工藝，新的10nm和7nm工藝預計將在2018年進行大批量生產，新工藝是當前16nm / 14nm finFET晶體管的縮小版，並且更加複雜。finFET中，電流的控制是通過將柵極加到鰭的三個面上實現的。

圖1：FinFET與平面晶體管 來源：Lam Research

第一代10nm / 7nm工藝將採用光刻和多圖案成形設計（multiple patterning），引入了更多的掩膜層和更小的特徵尺寸。缺陷更難被發現。10nm/7nm的工藝中不同製造設備的差異也變得更難處理。

顯然，這個行業面臨一些挑戰，「7nm晶圓代工產品的使用可能令人失望，」Gartner的分析師Samuel Wang說，「我之所以這樣認為，是因為設計者首個7nm晶元的硅成品率遠遠低於以前的節點。設計成本高，設計複雜，與合作者深入合作需求高，這些都使一次性設計成功7nm的SOC變得遙不可及。」

一段時間後，晶元製造商發現有可能會解決這個問題。之後，為了簡化這個過程，供應商希望在7nm和/或5nm工藝的第二階段加入極紫外（EUV）光刻。但是，EUV也存在一些挑戰。

FinFET預計將縮小至5nm。 除此之外，晶元製造商正在研究各種下一代晶體管類型。 客戶也正在評估其他選項，如高級包裝。

總的來看，全節點工藝周期從傳統的2年增加至2.5到3年。儘管如此，在全節點和半節點技術基礎上，業界面臨著以更快速度提供更多更複雜技術的壓力。應用材料（Applied Materials）半導體產品集團高級副總裁Prabu Raja說，「這個行業正在快速地發展，客戶每年都在推動我們在各個方面做出新的改變。」

什麼是節點？

晶元由晶體管和內部互連組成，我們把晶體管看作開關。通過銅布線實現晶體管頂部的互連，這些布線使電信號實現在晶體管間的傳遞。

圖2：具有前端和後端的晶元。 來源：維基百科

晶元有10到15層銅互連。通常，第二金屬層M2的間距最窄。 TechInsights的分析師Andy Wei表示，「以前，技術節點名稱根據最窄節距定義，通常是最合適的布線間距（在M2）。」

隨著每個節點推進，晶體管規格縮小了0.7倍。採用光刻技術縮小晶體管尺寸，晶體管縮小的同時，性能提升15％，成本下降35％，面積增加50％，功耗降低40％。這個定理普遍適用於90nm, 65nm, 45nm等數字定義的不同工藝。

但是，28nm以後定理開始失效。英特爾仍遵循0.7倍的縮放規律，但在16nm/14nm，其他規律不再遵循以上定理，不再與金屬層間距那麼相關。 「之前節點的名字有一定的含義，通常與金屬節距有關，」魏說，「在某些方面，我們不再考慮節距，而是把關注點更多地放在下一個節點及其特徵上。」

因此，節點名稱和規格不再與M2間距一致，而且不同廠商的也不一樣。總而言之，如今的節點名稱「更像是一個市場化的數字」，他說，「當然，每一個節點都是上一個節點的改進。」

更重要的是，28nm以後晶體管的尺寸縮小更加困難。光刻可以解決一些尺寸縮小的方法，但不適用於所有的尺寸。

因此，單個晶體管的成本——按比例縮小的關鍵指標——不再遵循陡峭地線性下降的規律。「如果我們除金屬間距外加入其它的考慮，這將更加不符合線性下降的規律。如果我們根據金屬間距除以一個實際因子來定義節點名稱，曲線將變得平緩，但實際上並不符合我們所期望的縮放比例。」他說。

而且，隨著設計成本的不斷增加，更少的代工廠客戶可以承擔得起先進節點工藝的費用，16nm/14nm晶元的平均集成電路設計成本為8000萬美元，而28nm平面器件的平均集成電路設計成本僅為3000萬美元。根據Gartner的說法，設計一個7nm的晶元要花費 2.71億美元。

工藝節點為16nm / 14nm的finFET對很多客戶來說非常昂貴。 「如果客戶不需要finFET的性能，那根本不用考慮16nm/14nm的finFET，因為它太貴了。」聯華電子（UMC）美國銷售的副總裁Walter Ng表示，「據我們了解，目前仍有大量的客戶關注28nm，只有特別少的客戶在關注finFETs。

有很多應用不需要前沿的工藝節點。「你看汽車電子或物聯網，很多客戶無法承擔前沿工藝的費用，因此，很多汽車電子也不會用到最先進的工藝節點，」Ng說。

也有可以承擔起先進節點工藝設計費用的代工廠客戶，因為他們需要將最先進的工藝應用於像智能手機這樣的傳統的應用程序。

人工智慧，機器學習和電子貨幣是推動工藝節點發展的幾個最新應用。 「深度學習應用正在席捲全球，其中的訓練需要巨大的計算能力，通常由GPU和專用處理器加速。」D2S首席執行官Aki Fujimura表示，「僅此就會增加全球對高性能計算的需求。所以毫無疑問，發展7nm及以下的工藝很有必要。尤其是適用於模擬，圖像處理和深度學習的GPU。要實現所有的這些事情，我們必須有足夠的計算能力。

出於以上考慮，半導體行業不能停止，甚至不能放慢腳步，這也是為什麼晶元製造商一直在尋求使晶元尺寸縮小的新方法。許多方法屬於過度縮放（over-scaling）的範疇。英特爾稱之為「超微縮技術（hyper-scaling）」。

例如，從22nm / 20nm開始，晶元製造商開始使用193nm浸入式光刻以及各種多圖案成形技術。為了減小40nm多的間距，多圖案成形在製造中進行了多次光刻，蝕刻和沉積。

同時，原來的平面結構也發展成了三維結構。finFET就是一個最好的例子。然後出現了全柵覆蓋結構（gate-over-contact）和其他結構。這反過來改變了材料的混合集成。 「當考慮到垂直結構時，又會出現許多新材料。 那如何對這些材料進行沉積和刻蝕？關於材料的選擇方式就出現了巨大的變化，」Applied的Raja說。

再舉一個例子，供應商使用的設計協同優化技術。其中的想法是在每個節點，在一個標準單元布局中減小單元高度和單元大小。

標準單元是設計中預定義的邏輯元件。這些單元被放置在一個網格中，track用來是標準單元高度的計量單位。例如，根據微電子研究中心（Imec）的說法，10nm可能有7.5軌道高度（7.5-track height），64nm的柵極間距，48nm的金屬間距。

在7nm情況下，高度大概為7 至 6 tracks，據微電子研究中心分析，柵極和金屬間距分別為56nm和36nm。

圖3縮放單元使單元庫縮小 來源：Imec

這反過來又使縮放提升了0.52倍。「尺寸縮放與標準單元高度縮放並行。」 Imec半導體技術和系統的執行副總裁An Steegen說，「這種方式使節點到節點減小了50%的面積。」

14nm開始，英特爾通過引入雙高度軌道技術（double-height track）——將兩組軌道相結合——進一步推進了這一技術。 「（英特爾）把原來的寬單元摺疊起來，」TechInsights的Wei說，「表面上看，它好像使用了更多的區域。它比較窄，但高度變為原來的兩倍，摺疊起來面積更小。當你摺疊單元時，可以使用更小的線路，而且整體的電阻更小，性能更好。」

這種技術是否可以使縮放再次符合傳統單個晶體管曲線仍存在爭議，但是此技術和其他技術成為了這個等式中不可缺少的一部分。 「你需要這些技術，因為你正在使新節點技術更加複雜。」格羅方德（Global Foundries）的首席技術官Gary Patton表示，「你需要超微縮技術來滿足縮放2倍多的要求。」

那麼，節點和node-let（有時稱為inter-nodes）的定義是什麼？「至少從英特爾的角度來看，全節點與之前的節點相比需要接近2倍的晶體管密度的提高，」 英特爾高級研究員、流程架構與集成總監Mark解釋說，「全節點也是我們通常引入技術改進的地方，例如高k /金屬柵極和finFET。半節點就是在全節點上進一步優化的地方。」

如何選擇成了一個問題

無論如何，代工廠客戶都不知道如何去選擇。下面的圖表中列出了一些選項。

圖1：代工廠計劃和現狀 來源：分析員，代工廠報告/半導體工程

節點解密的一種方法是將英特爾的戰略與其他戰略分開。英特爾引入了一個全節點的流程，在此基礎上開發增強功能。Bohr說：「英特爾經常每三年有一個大動作，然後在此基礎上反覆的進行小修改。」

其他晶元製造商的全節點和半節點工藝從名字上來看似乎是領先於英特爾的， 「其中有些是為了競爭，」 Bohr說，「英特爾工藝競賽中仍處於領先地位。」

然而，代工廠正在為客戶提供各種選擇。假如16nm / 14nm是一個起點。 「有些將保持在14nm，之後直接跳到7nm，」Global Foundries的Patton說，「而有些正在尋找14nm的擴展。」

例如，12nm是16nm / 14nm的延伸。它的性能比16nm / 14nm稍好。

前沿，代工廠正在研發10nm / 7nm。英特爾的14nm工藝大致相當於其他代工廠的10nm。英特爾的10nm相當於Global Foundries和台積電的7nm，三星的8nm。

Patton解釋說：「在我所說的「7nm」中有四種技術。「我們可以討論其中哪一個技術最高，哪個性價比最好，但是他們都在PPAC中擁有相同的編碼。」

Patton指的是客戶關注的關鍵指標——功耗、性能、面積和成本。那麼哪個節點提供最好的PPAC？類似於以前，它在很大程度上取決於設計和應用。 Semico Research的製造總經理Joanne Itow表示，「代工廠的客戶很精明，知道他們決定與誰合作、使用哪些流程最終取決於技術的性能、經濟性以及代工廠與客戶之間的融洽程度。」

一位匿名的代工廠客戶概述了一個可能的策略。一般來說，一家公司的旗艦晶元產品是針對16nm / 14nm和7nm等全節點工藝的。

那麼，一家公司可能會有一些附加產品或新的晶元預定為16nm/14nm。對於這些來說，公司將會考慮像12nm / 11nm這樣的半節點工藝。根據代工廠的說法，「代工廠不只是縮放所有的層，而是用12nm / 11nm的半節點工藝來縮放選定層。所以，我們可以在不增加掩膜層，不增加成本和複雜性的條件下從14nm發展到11nm。」

由於一些原因，12nm和/或11nm是很有吸引力的。多數情況下，16nm/ 14nm與12nm和11mnm之間的IP相似，因此我們很容易決定轉向12nm和11nm的半節點工藝。但是，如果IP在12nm和/或11nm不可用，代工廠客戶要盡量避免轉向12nm和11nm的半節點。

12nm和/或11nm之後，客戶可以發展到7nm或類似的工藝。所有這一切都取決於生態系統。並不是所有的代工廠和IP公司都可以承擔起在每個節點和節點間開發IP。 「這使半節點的應用變得複雜。這不僅僅是工藝技術，而且還需要IP」據某些消息。

所以客戶必須考慮個解決方案。 「你必須更深入地看每個過程，了解規格。 「在選擇使用哪個工藝時，很大程度取決於你設計中的重要參數。」 Mentor的Rhines說，「代工廠擁有可以使用的物理IP，或者有能力將RTL級別的IP綜合到設計中並使其運作，這一點也很重要。」

最重要的是，7nm的情況下代工廠需要與客戶進行更多的合作。 Gartner公司的王先生說：「除了使這種技術可以在7nm情況下進行生產外，晶圓代工廠還需要花費更多的時間來幫助設計公司降低設計成本、驗證IP和首個成品，以縮短產品上市的時間。

還有一些其他的考慮。代工廠客戶也必須檢查各種流程，並決定是否滿足需求。

並不是所有的工藝都是一樣的，但是代工廠正邁入10nm / 7nm的大體方向。 首先，他們在每個節點上都做出更高更薄的鰭片以增大驅動電流。例如，英特爾的14nm finFET技術中鰭片間距42nm，鰭片高度42nm。 10nm工藝中，英特爾的鰭片間距34nm，鰭片高度53nm，這意味著鰭片更高。

圖4： 14nm與10nm中的鰭片，金屬，柵極間距和單元高度 來源：英特爾

晶元製造商想通過EUV光刻來形成鰭片和其他結構。EUV將有助於簡化這一過程，但對於10nm / 7nm來說該技術尚未成熟。 所以對於10nm / 7nm，最初他們將使用193nm浸沒式光刻（193nm immersion）和多圖案化。 例如，採用193nm浸沒式光刻和自對準四重圖案（SAQP），英特爾在10nm工藝中開發了36nm金屬間距。

英特爾的10nm工藝有12層金屬層。最低的兩個互連層由銅變為鈷，使電遷移率提高了5-10倍，通孔電阻降低了2倍。

相比之下，Global Foundries的7nm finFET工藝具有30nm的鰭距，56nm的接觸柵極間距以及40nm的金屬間距。與英特爾不同，Global Foundries在金屬層上使用了自對準雙重圖案。

「這使後端操作更加靈活，」Patton說， 「我們通過其他方式獲得密度。 所以，如果你有關鍵的線路，你可以廣泛地布線。」

Global Foundries的策略與英特爾在互連金屬方面也有所不同。「我們通過對銅線的改進，提高了近100倍的電遷移率，所以我們可以繼續使用銅來布線，其產量和複雜性有很大的優勢。」 Patton說。

不過，Globa lFoundries正在使用鈷作為MOL，從而降低了接觸電阻。

圖5：各個節點中的互連，接觸點和晶體管 資料來源：應用材料

不過，晶圓代工廠在發展10nm / 7nm中也面臨一些挑戰，因此客戶必須密切關注該技術的關鍵問題。 「首個挑戰就是是邊緣放置錯誤，這是特徵尺寸（CD）和覆蓋導致的，」TEL和高級技術成員Ben Rathsack說，「在你將前端連接到後端的過程中，MOL往往會遇到一些問題，這確實是最複雜的地方。」

隨著時間的推移，台積電和Global Foundries希望在7nm的第二代中加入EUV。而三星計劃一開始就計劃在7nm的工藝中加入EUV。

這取決於EUV的準備情況， Rathsack說：「如果EUV足夠成熟，可以用來節約成本，那也許在7nm的第二代或第三代中，都可能會有EUV的出現。」

關於未來

目前還不清楚是否所有的節點工藝都會長期存在。更大的問題是，finFET尺寸會縮小到哪裡？ 「5nm的布線非常清晰，FinFET至少會發展到5nm。：「還有可能到3nm，」 Lam Research公司首席技術官Rick Gottscho表示，「之後還會有其他的解決方案，無論是水平還是垂直的全柵結構（GAA）。會出現新的材料，也會有很多挑戰。」

業界正在探索橫向全柵FET（gate-all-around FET）和納米FET（nanosheet FET）。 在這兩種情況下，一個finFET放在旁邊，柵環繞在其周圍。

圖6：(a) finFET, (b) nanowire和 (c) nanosheet的模擬截面

現在說5nm及以下會發生什麼還為時過早。「一些代工廠仍沒有確定5nm器件結構。 台積電和GF可能會使用finFET，三星可能會選擇5nm（和4nm）的全柵結構（GAA）。 英特爾目前還不清楚，」Gartner的王說，「除非7nm下使用EUV生產有成功的案例，否則我不相信設計師可以發展為5nm的承諾。」

原文鏈接：https://semiengineering.com/nodes-vs-node-lets/

今天是《半導體行業觀察》為您分享的第1478期內容，歡迎關注。

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