Stratix IV GX內嵌的SERDES（一）

我知道，我對與電子有關的所有事情都很著迷，但不論從哪個角度看，今天的現場可編程門陣列(FPGA)，都顯得「鶴立雞群」，真是非常棒的器件。如果在這個智能時代，在這個領域，想擁有一技之長的你還沒有關注FPGA，那麼世界將拋棄你，時代將拋棄你。本公眾號作者ALIFPGA，多年FPGA開發經驗，所有文章皆為多年學習和工作經驗之總結。

Stratix IV GX內嵌SERDES結構如圖所示

收端方向主要包含以下功能模塊。

收端信號首先通過輸入緩衝電路進入SERDES電路。輸入緩衝電路包含以下3部分電路，如圖所示。

內置匹配終端: Stratix IV GX的I/O bufeer支持1.2V PCML,通過交流匹配，可以與LVDS、LVPECL、1.5V PCML等I/O標準互連。支持AD/DC耦合方式。內置可編程電阻，差分阻抗可提供100R、120R、150R或不接。

收端均衡器:收端內嵌均衡電路，最大可以提供9dB的增益，通過Quartus II軟體可以預設均衡等級。

信號檢查器(Signal Detector):信號經輸入緩衝電路和均衡器後進入信號檢測器，該檢測器是基於對差分電平峰值檢測的滯後性檢測器(Hysteresis Detector)。

收端環回緩衝(Receeiver Loopback Buffer)

該環回Buffer提供了晶元內部從發端到收端的環回通路，為SERDES調試提供了極大的方便。當環回時，輸入緩衝中的均衡電路被旁路。

CDR(也被稱為CRU)

CDR用於通過本地參考時鐘恢復串列信號中的隨路時鐘，其結構框圖如圖所示。

Stratix IV GX的CDR性能指示如圖所示。

Stratix IV GX的CDR性能指示表

CDR中還包含RLV(Run Length Violation,運行周期違規)檢測電路，用於檢測輸入數據的連」0」或連」1」串的長度是否超過了預設的門限，如果超過，則報警。

收端PLL

每個接收通道都包含一個專用PLL，用於將參考頻率倍頻到串列數據速率，其結構如圖所示。

收端PLL的性能指標直接決定著SERDES的性能，其參數如圖所示。

串並轉換單元(Deserializer)

該單元將高速串列數據通過串並准換，變成8bit或者10bit寬且與CDR恢復出的時鐘同步的並行數據。

碼形檢測器(Pattern Detector)、位元組對齊(Word Aligner)和數據重對齊(Data Realigner)

這3個單元用於完成對低速並行數據的對齊，其實意圖如圖所示。Pattern Detector用於檢測數據流中預定義的邊界標誌」comma pattern」;Word Aligner根據Pattern Detector的檢測結果，找到每個位元組的邊界，將每個位元組的邊界，將每個位元組的頭對齊；Data Realigner有自動模式(Auto Data Realignment)和手動模式(Manual Data Realignment ),前者自動同步GE或XAUI的狀態機，後者則根據用戶定義，手動完成數據同步。

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作者：卿萃科技ALIFPGA

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