LDO輸出雜訊對VCO相噪的影響

01

—

LDO雜訊[1]

和信號的相位雜訊一樣，LDO的雜訊在頻譜上並非平均分布，同樣的，LDO雜訊和相位雜訊也類似，計算的都是1Hz裡面的能量。

LDO的雜訊功率密度的單位為W/Hz，將其開根號，如下式所示，即得到我們在LDO器件手冊上看到的單位。

LDO的雜訊功率譜密度與頻率相關，如下圖所示。所以，和相噪一樣，表徵時，需要標註頻偏。

02

—

LDO輸出雜訊對VCO相噪的影響

（1）理論分析

VCO對電源波動的靈敏度定義為VCO推壓(Kpushing)。測量VCO推壓時，一般在Vtune引腳施加直流調諧電壓，改變VCO的供電電壓並測量頻率變化。推壓係數是頻率變化與電壓變化之比，單位為Hz/V。

LDO的輸出雜訊引起的相位變化可由下式表示：

頻域表示為：

則1Hz帶寬內的單邊帶功率譜密度為：

以dB表示如下：

這邊的單邊帶功率譜密度的推算可以參照VCO輸出端的分頻器對相噪和雜散的影響文中的推算。只不過需要注意的是，VLDO(f)是RMS值。所以在計算單邊帶功率譜密度時，分母上是2而非4。

考慮VCO的供電電源對其輸出相噪的影響，VCO的相噪為：

其中LLDO和LVCO都為dB值。上面的公式即為功率由dB值換成線性值，然後再疊加。

VCO在鎖相環中，其傳輸函數表現為高通的形式，LDO雜訊最終是反應到VCO相噪上，亦表現出高通形式。所以，上述公式僅適用於大於PLL環路帶寬的頻率偏移。

由以上公式，若知道PLL相應頻偏處的指標要求、VCO的推壓係數、VCO相應頻偏處的相噪，即可求得所要求的LDO的輸出雜訊指標。

據文獻[3]講，該公式計算出來的結果與測試結果比較吻合。

（2）模擬軟體

在ADI的模擬軟體ADIsimPLL上，沒有把供電雜訊對PLL的影響考慮在內。如下圖所示。

Hittite的模擬軟體上有，不過，自從Hittite被ADI收購了後，要找到Hittite軟體還是比較不容易的，因為被藏在深處，不被ADI主推了。

不過從操作界面上來看，還是ADIsimPLL比較友好，所以希望哪天ADIsimPLL把power supply noise對PLL性能的影響也考慮進去。

文獻：

[1]C Basso. Get the best from your low-dropout regulator

[2] Austin Harney,Grzegorz Wawrzola. PLL的電源管理設計

[3]CN-0147 利用低雜訊LDO調節器ADP150為ADF4350 PLL和VCOV供電以降低相位雜訊

PS：如果想要HITTITE的PLL模擬軟體，可以發消息「HITTITE的PLL模擬軟體下載」，以獲取。不包括雙引號啊。

歡迎轉載，但是需在文中開頭或結尾處註明：

文章來自公眾號：加油射頻工程師

喜歡這篇文章嗎？立刻分享出去讓更多人知道吧！