高速多負載匯流排的板級信號完整性模擬與分析

最新 03-19

摘要：介紹高速數字電路中板級信號完整性的重要性，結合實際工程問題，採用SPECCTRAQuset軟體，對多負載匯流排板級信號完整性進行模擬。由於多板互連、載荷不均等引起的反射、震鈴、串擾等，破壞了信號的完整性，導致信號邊沿不能嚴格單調，引起接收端對信號的誤判。通過負載端接匹配電阻的方法提高信號完整性，並對改進後的拓撲結構進行Reflection模擬。模擬結果表明，改進後的信號邊沿嚴格單調，質量有明顯改善，可以指導原理圖的修改，避免重複制板，節約時間和設計成本，具有實際工程應用參考價值。

正文內容：

0 引言

隨著半導體技術的發展，現代數字晶元的集成度越來越高。同時，為了滿足一些數據傳輸帶寬和傳輸速度的要求，其主頻不斷提升。一些電路的PCB設計不再僅僅是按照一些設計規則把電路布通，電路板的信號完整性往往也是需要考慮的關鍵因素。電路板信號完整性關係到單板能不能達到預先設計的功能要求和技術指標，對整個系統的穩定性和可靠性具有重要影響。

1　信號完整性概述

信號完整性（Signal Integrity）是指信號在電路中以要求的時序和電壓作出響應的能力。如果電路中信號能夠以要求的時序、持續時間和電壓幅值達到接收晶元引腳，則該電路具有較好的信號完整性。否則，當信號不能正常響應或系統不能長期穩定工作時，就出現了誤觸發、過沖等造成時間間歇振蕩和數據錯誤的信號完整性問題[1]。

1.1　板級信號完整性的重要性

在實際的產品設計過程中，由於產品結構的限制，一些頻率較高的器件會基於功能的劃分而被分配在不同的電路板上，通過接插件或電纜相連接。單板電路的關鍵信號可以通過模擬方法判斷信號完整性的好壞，進而指導PCB布局和布線。對於分布在不同電路板上的高速多載荷匯流排的信號完整性，需要通過模擬軟體先關聯板級信號模型，再進行模擬、分析和驗證。

板級信號完整性的常見問題：發送端A板上晶元1的高速信號通過接插件到接收端B板上晶元2後，能不能正確判斷和接收來自發送端的信號。因為信號反射波與輸入信號疊加、信號間的串擾、EMC等因素，造成信號的過充和上升沿振蕩，影響信號上升沿的單調性和保持時間，進而影響晶元對信號電平的判斷。因為上升沿的振蕩會出現將高電平判斷為低電平，或者將低電平判斷為高電平，如圖1所示[2]。

1.2　常用的模擬工具和方法

SI分析工具眾多，如Ansoft公司的SIwave、Cadence公司的SPECCTRAQuset、Mentor Graphic公司的IS_Analyzer、HyperLynx公司的LineSim等。在工程設計和信號完整性模擬領域，應用較多的是Cadence公司的SPECCTRAQuset。本文採用該工具，並結合實際工程應用，對板間信號完整性進行模擬和分析[3]。

2　高速多負載匯流排板間信號完整性模擬方法和分析

在實際電路設計過程中，高速多載荷的晶元多為控制型（或處理型）CPU，如ARM、PowerPC、DSP等，其數據線和地址線往往連接SDRAM、FLASH。由於CPU還要對相應的數據進行協議處理，數據（或地址）匯流排往往與FPGA或專用協議處理晶元相連接。此外，由於CPU和專用協議處理晶元分布在不同電路板上，二者常需通過接插件連接，連接示意圖如圖2所示。

2.1　板級信號模擬流程

板間信號的模擬可以藉助模擬軟體實現。Cadence公司的模擬軟體SPECCTRAQuset具有板級信號模擬的功能，板級信號模擬流程圖如圖3所示[4]。

2.2　模擬系統的建立

模擬目標系統中，板1為CPU連有SDRAM和FLASH的核心板，板2為含有專用FPGA晶元的協議處理板。兩板通過接插件連接，其中CPU型號為AT91RM9200，FPGA型號為FPGA1600E。分析接插件相關參數特性後，構建連接器IBIS模型D_LINK。以CPU和FPGA互聯數據匯流排D為分析對象，分配器件模擬模型提取拓撲結構並關聯後，板級信號模擬拓撲如圖4所示。

圖4中，左上框包含的部分為板1中的拓撲結構，右下框為板2提取的拓撲結構，它們之間通過預先建立的接插件模型D_LINK連接，如圖5所示。

2.3　Reflection模擬和結果分析

AT91RM9200主時鐘頻率為60 MHz，數據線在60 MHz左右的頻率工作，設置ARM為信號源，根據提取的拓撲結構進行Reflection模擬，模擬波形如圖6所示。

軟體根據模擬結果和器件IBIS模型得出的模擬結果，如圖7所示。由圖7可以看到，對於過沖（Glitch），SDRAM、FLASH、FPGA都通過（PASS），但單調性（Monotonic）U301（FPGA）沒有通過（FAIL），即板1中ARM的數據線D的信號通過接插件到板2後，信號的單調性沒有通過。FPGA的接收波形如圖8所示。

3　分析與改進

ARM與SDRAM、FLASH以及FPGA連接的拓撲示意圖，如圖9所示。

由圖9可以看到，ARM一端連接SDRAM和FLASH兩個載荷，一端只連接FPGA一個載荷，導致接收端阻抗小於傳輸線阻抗。載荷小的一端FPGA，對來自接收端的信號有一定反射，並與入射波疊加，引起接收晶元FPGA上升沿單調性的振蕩，影響傳輸信號的質量。解決方法為，通過負載端串聯端接電阻即在載荷小的FPGA端接電阻來匹配載荷，經過多次反覆模擬，此電阻值為50 Ω時效果最好。改進後的拓撲如圖10所示。