為啥晶元那麼難搞？終於有人講透了！

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作者：吳政道

來源：TechNews科技新報

你知道一個晶元是怎樣設計出來的么？你又知道設計出來的晶元是怎麼生產出來的么？看完這篇文章你就有大概的了解。

一、複雜繁瑣的晶元設計流程

晶元製造的過程就如同用樂高蓋房子一樣，先有晶圓作為地基，再層層往上疊的晶元製造流程後，就可產出必要的 IC 晶元（這些會在後面介紹）。然而，沒有設計圖，擁有再強製造能力都沒有用，因此，建築師的角色相當重要。但是 IC 設計中的建築師究竟是誰呢？本文接下來要針對 IC 設計做介紹。

在 IC 生產流程中，IC 多由專業 IC 設計公司進行規劃、設計，像是聯發科、高通、Intel 等知名大廠，都自行設計各自的 IC 晶元，提供不同規格、效能的晶元給下游廠商選擇。因為 IC 是由各廠自行設計，所以 IC 設計十分仰賴工程師的技術，工程師的素質影響著一間企業的價值。然而，工程師們在設計一顆 IC 晶元時，究竟有那些步驟？設計流程可以簡單分成如下。

設計第一步，訂定目標

在 IC 設計中，最重要的步驟就是規格制定。這個步驟就像是在設計建筑前，先決定要幾間房間、浴室，有什麼建築法規需要遵守，在確定好所有的功能之後在進行設計，這樣才不用再花額外的時間進行後續修改。IC 設計也需要經過類似的步驟，才能確保設計出來的晶元不會有任何差錯。

規格制定的第一步便是確定 IC 的目的、效能為何，對大方向做設定。接著是察看有哪些協定要符合，像無線網卡的晶元就需要符合 IEEE 802.11 等規範，不然，這晶元將無法和市面上的產品相容，使它無法和其他設備連線。最後則是確立這顆 IC 的實作方法，將不同功能分配成不同的單元，並確立不同單元間連結的方法，如此便完成規格的制定。

設計完規格後，接著就是設計晶元的細節了。這個步驟就像初步記下建築的規畫，將整體輪廓描繪出來，方便後續製圖。在 IC 晶元中，便是使用硬體描述語言（HDL）將電路描寫出來。常使用的 HDL 有 Verilog、VHDL 等，藉由程式碼便可輕易地將一顆 IC 地功能表達出來。接著就是檢查程式功能的正確性並持續修改，直到它滿足期望的功能為止。

32 bits 加法器的 Verilog 範例

有了電腦，事情都變得容易

有了完整規畫後，接下來便是畫出平面的設計藍圖。在 IC 設計中，邏輯合成這個步驟便是將確定無誤的 HDL code，放入電子設計自動化工具（EDA tool），讓電腦將 HDL code 轉換成邏輯電路，產生如下的電路圖。之後，反覆的確定此邏輯閘設計圖是否符合規格並修改，直到功能正確為止。

控制單元合成後的結果

最後，將合成完的程式碼再放入另一套 EDA tool，進行電路布局與繞線（Place And Route）。在經過不斷的檢測後，便會形成如下的電路圖。圖中可以看到藍、紅、綠、黃等不同顏色，每種不同的顏色就代表著一張光罩。至於光罩究竟要如何運用呢？

常用的演算晶元- FFT 晶元，完成電路布局與繞線的結果

層層光罩，疊起一顆晶元

首先，目前已經知道一顆 IC 會產生多張的光罩，這些光罩有上下層的分別，每層有各自的任務。下圖為簡單的光罩例子，以積體電路中最基本的元件 CMOS 為範例，CMOS 全名為互補式金屬氧化物半導體（Complementary metal–oxide–semiconductor），也就是將 NMOS 和 PMOS 兩者做結合，形成 CMOS。至於什麼是金屬氧化物半導體（MOS）？這種在晶元中廣泛使用的元件比較難說明，一般讀者也較難弄清，在這裡就不多加細究。

下圖中，左邊就是經過電路布局與繞線後形成的電路圖，在前面已經知道每種顏色便代表一張光罩。右邊則是將每張光罩攤開的樣子。製作是，便由底層開始，依循上一篇 IC 晶元的製造中所提的方法，逐層製作，最後便會產生期望的晶元了。

至此，對於 IC 設計應該有初步的了解，整體看來就很清楚 IC 設計是一門非常複雜的專業，也多虧了電腦輔助軟體的成熟，讓 IC 設計得以加速。IC 設計廠十分依賴工程師的智慧，這裡所述的每個步驟都有其專門的知識，皆可獨立成多門專業的課程，像是撰寫硬體描述語言就不單純的只需要熟悉程式語言，還需要了解邏輯電路是如何運作、如何將所需的演演算法轉換成程式、合成軟體是如何將程式轉換成邏輯閘等問題。

其中主要半導體設計公司有英特爾、高通、博通、英偉達、美滿、賽靈思、Altera、聯發科、海思、展訊、中興微電子、華大、大唐、智芯、敦泰、士蘭、中星、格科等。

二、什麼是晶圓？

在半導體的新聞中，總是會提到以尺寸標示的晶圓廠，如 8 寸或是 12 寸晶圓廠，然而，所謂的晶圓到底是什麼東西？其中 8 寸指的是什麼部分？要產出大尺寸的晶圓製造又有什麼難度呢？以下將逐步介紹半導體最重要的基礎——「晶圓」到底是什麼。

晶圓（wafer），是製造各式電腦晶元的基礎。我們可以將晶元製造比擬成用樂高積木蓋房子，藉由一層又一層的堆疊，完成自己期望的造型（也就是各式晶元）。然而，如果沒有良好的地基，蓋出來的房子就會歪來歪去，不合自己所意，為了做出完美的房子，便需要一個平穩的基板。對晶元製造來說，這個基板就是接下來將描述的晶圓。

（Souse：Flickr/Jonathan Stewart CC BY 2.0）

首先，先回想一下小時候在玩樂高積木時，積木的表面都會有一個一個小小圓型的凸出物，藉由這個構造，我們可將兩塊積木穩固的疊在一起，且不需使用膠水。晶元製造，也是以類似這樣的方式，將後續添加的原子和基板固定在一起。因此，我們需要尋找表面整齊的基板，以滿足後續製造所需的條件。

在固體材料中，有一種特殊的晶體結構──單晶（Monocrystalline）。它具有原子一個接著一個緊密排列在一起的特性，可以形成一個平整的原子表層。因此，採用單晶做成晶圓，便可以滿足以上的需求。然而，該如何產生這樣的材料呢，主要有二個步驟，分別為純化以及拉晶，之後便能完成這樣的材料。

如何製造單晶的晶圓

純化分成兩個階段，第一步是冶金級純化，此一過程主要是加入碳，以氧化還原的方式，將氧化硅轉換成 98% 以上純度的硅。大部份的金屬提煉，像是鐵或銅等金屬，皆是採用這樣的方式獲得足夠純度的金屬。但是，98% 對於晶元製造來說依舊不夠，仍需要進一步提升。因此，將再進一步採用西門子製程（Siemens process）作純化，如此，將獲得半導體製程所需的高純度多晶硅。

硅柱製造流程（Source： Wikipedia）

接著，就是拉晶的步驟。首先，將前面所獲得的高純度多晶硅融化，形成液態的硅。之後，以單晶的硅種（seed）和液體表面接觸，一邊旋轉一邊緩慢的向上拉起。至於為何需要單晶的硅種，是因為硅原子排列就和人排隊一樣，會需要排頭讓後來的人該如何正確的排列，硅種便是重要的排頭，讓後來的原子知道該如何排隊。最後，待離開液面的硅原子凝固後，排列整齊的單晶硅柱便完成了。

單晶硅柱（Souse：Wikipedia）

然而，8寸、12寸又代表什麼東西呢？他指的是我們產生的晶柱，長得像鉛筆筆桿的部分，表面經過處理並切成薄圓片後的直徑。至於製造大尺寸晶圓又有什麼難度呢？如前面所說，晶柱的製作過程就像是在做棉花糖一樣，一邊旋轉一邊成型。有製作過棉花糖的話，應該都知道要做出大而且紮實的棉花糖是相當困難的，而拉晶的過程也是一樣，旋轉拉起的速度以及溫度的控制都會影響到晶柱的品質。也因此，尺寸愈大時，拉晶對速度與溫度的要求就更高，因此要做出高品質 12 寸晶圓的難度就比 8 寸晶圓還來得高。

只是，一整條的硅柱並無法做成晶元製造的基板，為了產生一片一片的硅晶圓，接著需要以鑽石刀將硅晶柱橫向切成圓片，圓片再經由拋光便可形成晶元製造所需的硅晶圓。經過這麼多步驟，晶元基板的製造便大功告成，下一步便是堆疊房子的步驟，也就是晶元製造。至於該如何製作晶元呢？

三、層層堆疊打造的晶元

在介紹過硅晶圓是什麼東西後，同時，也知道製造 IC 晶元就像是用樂高積木蓋房子一樣，藉由一層又一層的堆疊，創造自己所期望的造型。然而，蓋房子有相當多的步驟，IC 製造也是一樣，製造 IC 究竟有哪些步驟？本文將將就 IC 晶元製造的流程做介紹。

在開始前，我們要先認識 IC 晶元是什麼。IC，全名積體電路（Integrated Circuit），由它的命名可知它是將設計好的電路，以堆疊的方式組合起來。藉由這個方法，我們可以減少連接電路時所需耗費的面積。下圖為 IC 電路的 3D 圖，從圖中可以看出它的結構就像房子的樑和柱，一層一層堆疊，這也就是為何會將 IC 製造比擬成蓋房子。

IC 晶元的 3D 剖面圖。（Source：Wikipedia）

從上圖中 IC 晶元的 3D 剖面圖來看，底部深藍色的部分就是上一篇介紹的晶圓，從這張圖可以更明確的知道，晶圓基板在晶元中扮演的角色是何等重要。至於紅色以及土黃色的部分，則是於 IC 製作時要完成的地方。

首先，在這裡可以將紅色的部分比擬成高樓中的一樓大廳。一樓大廳，是一棟房子的門戶，出入都由這裡，在掌握交通下通常會有較多的機能性。因此，和其他樓層相比，在興建時會比較複雜，需要較多的步驟。在 IC 電路中，這個大廳就是邏輯閘層，它是整顆 IC 中最重要的部分，藉由將多種邏輯閘組合在一起，完成功能齊全的 IC 晶元。

黃色的部分，則像是一般的樓層。和一樓相比，不會有太複雜的構造，而且每層樓在興建時也不會有太多變化。這一層的目的，是將紅色部分的邏輯閘相連在一起。之所以需要這麼多層，是因為有太多線路要連結在一起，在單層無法容納所有的線路下，就要多疊幾層來達成這個目標了。在這之中，不同層的線路會上下相連以滿足接線的需求。

分層施工，逐層架構

知道 IC 的構造後，接下來要介紹該如何製作。試想一下，如果要以油漆噴罐做精細作圖時，我們需先割出圖形的遮蓋板，蓋在紙上。接著再將油漆均勻地噴在紙上，待油漆乾後，再將遮板拿開。不斷的重複這個步驟後，便可完成整齊且複雜的圖形。製造 IC 就是以類似的方式，藉由遮蓋的方式一層一層的堆疊起來。

製作 IC 時，可以簡單分成以上 4 種步驟。雖然實際製造時，製造的步驟會有差異，使用的材料也有所不同，但是大體上皆採用類似的原理。這個流程和油漆作畫有些許不同，IC 製造是先塗料再加做遮蓋，油漆作畫則是先遮蓋再作畫。以下將介紹各流程。

金屬濺鍍：將欲使用的金屬材料均勻灑在晶圓片上，形成一薄膜。

塗布光阻：先將光阻材料放在晶圓片上，透過光罩（光罩原理留待下次說明），將光束打在不要的部分上，破壞光阻材料結構。接著，再以化學藥劑將被破壞的材料洗去。

蝕刻技術：將沒有受光阻保護的硅晶圓，以離子束蝕刻。

光阻去除：使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

最後便會在一整片晶圓上完成很多 IC 晶元，接下來只要將完成的方形 IC 晶元剪下，便可送到封裝廠做封裝，至於封裝廠是什麼東西？就要待之後再做說明啰。

各種尺寸晶圓的比較。（Source：Wikipedia）

其中，主要晶圓代工廠有格羅方德、三星電子、Tower Jazz、Dongbu、美格納、IBM、富士通、英特爾、海力士、台積電、聯電、中芯國際、力晶、華虹、德茂、武漢新芯、華微、華立、力芯。

四、納米製程是什麼？

三星以及台積電在先進半導體製程打得相當火熱，彼此都想要在晶圓代工中搶得先機以爭取訂單，幾乎成了 14 納米與 16 納米之爭，然而 14 納米與 16 納米這兩個數字的究竟意義為何，指的又是哪個部位？而在縮小製程後又將來帶來什麼好處與難題？以下我們將就納米製程做簡單的說明。

納米到底有多細微？

在開始之前，要先了解納米究竟是什麼意思。在數學上，納米是 0.000000001 公尺，但這是個相當差的例子，畢竟我們只看得到小數點後有很多個零，卻沒有實際的感覺。如果以指甲厚度做比較的話，或許會比較明顯。

用尺規實際測量的話可以得知指甲的厚度約為 0.0001 公尺（0.1 毫米），也就是說試著把一片指甲的側面切成 10 萬條線，每條線就約等同於 1 納米，由此可略為想像得到 1 納米是何等的微小了。

知道納米有多小之後，還要理解縮小製程的用意，縮小電晶體的最主要目的，就是可以在更小的晶元中塞入更多的電晶體，讓晶元不會因技術提升而變得更大；其次，可以增加處理器的運算效率；再者，減少體積也可以降低耗電量；最後，晶元體積縮小後，更容易塞入行動裝置中，滿足未來輕薄化的需求。

再回來探究納米製程是什麼，以 14 納米為例，其製程是指在晶元中，線最小可以做到 14 納米的尺寸，下圖為傳統電晶體的長相，以此作為例子。縮小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的？左下圖中的 L 就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從 Drain 端到 Source 端（有興趣的話可以利用 Google 以 MOSFET 搜尋，會有更詳細的解釋）。

此外，電腦是以 0 和 1 作運算，要如何以電晶體滿足這個目的呢？做法就是判斷電晶體是否有電流流通。當在 Gate 端（綠色的方塊）做電壓供給，電流就會從 Drain 端到 Source 端，如果沒有供給電壓，電流就不會流動，這樣就可以表示 1 和 0。（至於為什麼要用 0 和 1 作判斷，有興趣的話可以去查布林代數，我們是使用這個方法作成電腦的）

尺寸縮小有其物理限制

不過，製程並不能無限制的縮小，當我們將電晶體縮小到 20 納米左右時，就會遇到量子物理中的問題，讓電晶體有漏電的現象，抵銷縮小 L 時獲得的效益。作為改善方式，就是導入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個技術，能減少因物理現象所導致的漏電現象。

更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。在傳統的做法中（左上圖），接觸面只有一個平面，但是採用 FinFET（Tri-Gate）這個技術後，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

最後，則是為什麼會有人說各大廠進入 10 納米製程將面臨相當嚴峻的挑戰，主因是 1 顆原子的大小大約為 0.1 納米，在 10 納米的情況下，一條線只有不到 100 顆原子，在製作上相當困難，而且只要有一個原子的缺陷，像是在製作過程中有原子掉出或是有雜質，就會產生不知名的現象，影響產品的良率。

如果無法想像這個難度，可以做個小實驗。在桌上用 100 個小珠子排成一個 10×10 的正方形，並且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最後使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多麼艱巨。

隨著三星以及台積電在近期將完成 14 納米、16 納米 FinFET 的量產，兩者都想爭奪 Apple 下一代的 iPhone 晶元代工，我們將看到相當精彩的商業競爭，同時也將獲得更加省電、輕薄的手機，要感謝摩爾定律所帶來的好處呢。

五、告訴你什麼是封裝

經過漫長的流程，從設計到製造，終於獲得一顆 IC 晶元了。然而一顆晶元相當小且薄，如果不在外施加保護，會被輕易的刮傷損壞。此外，因為晶元的尺寸微小，如果不用一個較大尺寸的外殼，將不易以人工安置在電路板上。因此，本文接下來要針對封裝加以描述介紹。

目前常見的封裝有兩種，一種是電動玩具內常見的，黑色長得像蜈蚣的 DIP 封裝，另一為購買盒裝 CPU 時常見的 BGA 封裝。至於其他的封裝法，還有早期 CPU 使用的 PGA（Pin Grid Array；Pin Grid Array）或是 DIP 的改良版 QFP（塑料方形扁平封裝）等。因為有太多種封裝法，以下將對 DIP 以及 BGA 封裝做介紹。

傳統封裝，歷久不衰

首先要介紹的是雙排直立式封裝（Dual Inline Package；DIP），從下圖可以看到採用此封裝的 IC 晶元在雙排接腳下，看起來會像條黑色蜈蚣，讓人印象深刻，此封裝法為最早採用的 IC 封裝技術，具有成本低廉的優勢，適合小型且不需接太多線的晶元。但是，因為大多採用的是塑料，散熱效果較差，無法滿足現行高速晶元的要求。因此，使用此封裝的，大多是歷久不衰的晶元，如下圖中的 OP741，或是對運作速度沒那麼要求且晶元較小、接孔較少的 IC 晶元。

左圖的 IC 晶元為 OP741，是常見的電壓放大器。右圖為它的剖面圖，這個封裝是以金線將晶元接到金屬接腳（Leadframe）。（Source ：左圖 Wikipedia、右圖 Wikipedia）

至於球格陣列（Ball Grid Array，BGA）封裝，和 DIP 相比封裝體積較小，可輕易的放入體積較小的裝置中。此外，因為接腳位在晶元下方，和 DIP 相比，可容納更多的金屬接腳

相當適合需要較多接點的晶元。然而，採用這種封裝法成本較高且連接的方法較複雜，因此大多用在高單價的產品上。

左圖為採用 BGA 封裝的晶元。右圖為使用覆晶封裝的 BGA 示意圖。（Source： 左圖 Wikipedia）

行動裝置興起，新技術躍上舞台

然而，使用以上這些封裝法，會耗費掉相當大的體積。像現在的行動裝置、穿戴裝置等，需要相當多種元件，如果各個元件都獨立封裝，組合起來將耗費非常大的空間，因此目前有兩種方法，可滿足縮小體積的要求，分別為 SoC（System On Chip）以及 SiP（System In Packet）。

在智慧型手機剛興起時，在各大財經雜誌上皆可發現 SoC 這個名詞，然而 SoC 究竟是什麼東西？簡單來說，就是將原本不同功能的 IC，整合在一顆晶元中。藉由這個方法，不單可以縮小體積，還可以縮小不同 IC 間的距離，提升晶元的計算速度。至於製作方法，便是在 IC 設計階段時，將各個不同的 IC 放在一起，再透過先前介紹的設計流程，製作成一張光罩。

然而，SoC 並非只有優點，要設計一顆 SoC 需要相當多的技術配合。IC 晶元各自封裝時，各有封裝外部保護，且 IC 與 IC 間的距離較遠，比較不會發生交互干擾的情形。但是，當將所有 IC 都包裝在一起時，就是噩夢的開始。IC 設計廠要從原先的單純設計 IC，變成了解並整合各個功能的 IC，增加工程師的工作量。此外，也會遇到很多的狀況，像是通訊晶元的高頻訊號可能會影響其他功能的 IC 等情形。

此外，SoC 還需要獲得其他廠商的 IP（intellectual property）授權，才能將別人設計好的元件放到 SoC 中。因為製作 SoC 需要獲得整顆 IC 的設計細節，才能做成完整的光罩，這同時也增加了 SoC 的設計成本。或許會有人質疑何不自己設計一顆就好了呢？因為設計各種 IC 需要大量和該 IC 相關的知識，只有像 Apple 這樣多金的企業，才有預算能從各知名企業挖角頂尖工程師，以設計一顆全新的 IC，透過合作授權還是比自行研發划算多了。

折衷方案，SiP 現身

作為替代方案，SiP 躍上整合晶元的舞台。和 SoC 不同，它是購買各家的 IC，在最後一次封裝這些 IC，如此便少了 IP 授權這一步，大幅減少設計成本。此外，因為它們是各自獨立的 IC，彼此的干擾程度大幅下降。

Apple Watch 採用 SiP 技術將整個電腦架構封裝成一顆晶元，不單滿足期望的效能還縮小體積，讓手錶有更多的空間放電池。（Source：Apple 官網）

採用 SiP 技術的產品，最著名的非 Apple Watch 莫屬。因為 Watch 的內部空間太小，它無法採用傳統的技術，SoC 的設計成本又太高，SiP 成了首要之選。藉由 SiP 技術，不單可縮小體積，還可拉近各個 IC 間的距離，成為可行的折衷方案。下圖便是 Apple Watch 晶元的結構圖，可以看到相當多的 IC 包含在其中。

Apple Watch 中採用 SiP 封裝的 S1 晶元內部配置圖。（Source：chipworks）

完成封裝後，便要進入測試的階段，在這個階段便要確認封裝完的 IC 是否有正常的運作，正確無誤之後便可出貨給組裝廠，做成我們所見的電子產品。其中主要的半導體封裝與測試企業有安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、頎邦、京元電子、福懋、菱生精密、矽品、長電、優特。

至此，半導體產業便完成了整個生產的任務。

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