HMC661LC4B和HMC1061LC5配合ADC使用的一般原則和程序

INTRODUCTION

簡介

軟體定義無線電、雷達系統、電子戰(EW)、電子智能(ELINT)以及測試測量設備等各種應用，需要帶寬為數GHz的寬頻數據採集系統。理想情況下，系統設計人員希望能夠將信號源(例如天線)直接連接到寬頻高動態範圍模數轉換器(ADC)進行數字化。這些應用中有很多涉及到子採樣，其中目標信號是遠高於ADC採樣率的高頻信號。這種方法的一個主要限制是當前ADC通常沒有足夠的帶寬來支持這些超寬頻應用。雖然有多種高速ADC提供增強的採樣速率，但其中能夠提供數GHz以上輸入帶寬的則很少。此外，在超過超高頻(UHF)頻段的頻率，要保持良好的採樣線性度在技術上是非常困難的;當信號頻率高於1 GHz或2 GHz時，目前多數ADC的線性度會迅速降低。

使用HMC661LC4B或HMC1061LC5超寬頻採樣保持放大器可以克服這些限制，所述器件設計用於需要最大採樣帶寬、在寬頻寬內具有高線性度和低雜訊的微波數據轉換應用。HMC661LC4B提供18 GHz輸入帶寬和出色的寬頻線性度，可用作ADC前端的外部主採樣器。在HMC661LC4B中進行擴展帶寬採樣後，低帶寬保持輸出波形便可由一個帶寬低很多的ADC處理。HMC1061LC5是HMC661LC4B採樣保持放大器的雙列版本。

ADC在高輸入頻率時的線性度局限也得到解決，因為建立後的採樣保持放大器波形是利用ADC的最佳基帶線性度進行處理。另外，HMC661LC4B的隨機採樣抖動非常低(<70fs)，因此在高微波信號頻率下抖動引起的信噪比(SNR)降幅極小。此抖動明顯優於當前可用ADC的典型抖動。其結果是輸入帶寬從根本上得以擴展，高頻線性度顯著改善，並且與ADC單獨的性能相比，採樣保持放大器ADC組件的高頻SNR得到改進。

本應用筆記提供了關於HMC661LC4B配合高速ADC使用以增強其帶寬和高頻性能的指南。本應用筆記介紹了採樣保持放大器的一般操作，以及關於實現器件最高性能的一般操作建議。本應用筆記還說明了基於典型評估板的試驗板組件的設置和時序調整，其將HMC661LC4B用作高速ADC的主採樣器。關於HMC661LC4B用於高速ADC的評估板設置時如何獲得高性能採樣保持放大器的示例，請參閱《模擬對話》文章「利用採樣保持放大器和RF ADC從根本上擴展帶寬以突破X波段頻率」。

HMC661LC4B採樣保持放大器說明和操作

HMC661LC4B採樣保持放大器概述

HMC661LC4B是一款單列18 GHz採樣保持放大器，適用於需要最大採樣帶寬、在超寬頻寬內具有高線性度和低雜訊的微波數據轉換應用。單個採樣保持放大器產生的輸出由兩個時間段組成。在輸出波形(HMC661LC4B的正差分時鐘電壓)的採樣模式間隔中，HMC661LC4B成為一個單位增益放大器，在輸入帶寬和輸出放大器帶寬的約束下，它將輸入信號複製到輸出端。在正時鐘到負時鐘躍遷時，HMC661LC4B以非常窄的採樣時間孔徑對輸入信號採樣，並且在負時鐘間隔內，將輸出保持在一個相對恆定的代表採樣時刻信號的值。

關於關鍵性能參數，請參閱HMC661LC4B數據手冊。市面上的其他高速採樣保持放大器在滿量程輸入電平時帶寬性能會大幅下降，HMC661LC4B則不同，在整個輸入電平範圍內都能提供18 GHz採樣帶寬，滿量程差分輸入最高可達1 V p-p，採樣速率最高可達4 GSPS。該採樣保持放大器能在非常寬的帶寬範圍內保持優異的線性度，從直流到5 GHz以上且在滿量程輸入時，無雜散動態範圍(SFDR)為56 dB或更好。HMC661LC4B的一個重要特性是具有適當的線性階相關性(輸入電平降低6 dB，則二階和三階諧波產物電平分別降低12 dB和18 dB)。此特性對於利用數字信號處理(DSP)對信號進行平均的設計人員尤其重要。這些用戶可以執行後轉換處理來減少寬頻本底雜訊，並且可以通過調整輸入信號電平來獲得更高線性度。正如數據手冊所示，輸入電平降低到滿量程一半時，整個寬頻寬上可達10位或更好的線性度。

HMC661LC4B提供直流耦合、差分信號輸入/輸出和差分時鐘輸入。所有輸入和輸出對於每個差分半電路都是50 Ω阻抗，並且它們以真正的以地為基準的共模電壓電位工作。HMC661LC4B採用符合RoHS標準的4 mm × 4 mm QFN無引腳陶瓷封裝。HMC661LC4B是軟體定義無線電、軍用和商用雷達系統、EW、ELINT系統應用的理想選擇。HMC661LC4B還可用於擴頻處理、寬頻頻譜分析和高速數字/模擬測試儀器，包括數字採樣示波器。

HMC661LC4B一般操作建議

有關工作條件的完整信息，請參閱HMC661LC4B數據手冊。為了方便讀者，本應用筆記總結了關於器件操作的主要注意事項。

上電順序

如果從獨立電源提供偏置，建議電源啟動順序為VCCOB、VCCOFx、VCCTHx、VCCCLKx、VEE和VEECLKx。如需要，VCCOB、VCCOFx、VCCTHx和VCCCLK可以連接到一個2 V電源。

輸入信號驅動

為實現最佳效果，須以差分方式驅動輸入。輸入可以用單端方式驅動，但HMC661LC4B的線性度會下降。以單端方式驅動HMC661LC4B時，未使用的輸入須端接50 Ω電阻。

時鐘輸入

當(CLKP – CLKN)為高電平時，HMC661LC4B處於採樣模式;當(CLKP – CLKN)為低電平時，器件處於保持模式。如可能，須以差分方式驅動時鐘輸入。若需要，可以用單端方式驅動時鐘輸入，但單端幅度和壓擺率須與差分驅動時建議的全差分幅度和壓擺率相似。未使用的輸入須端接50 Ω電阻。

在較低時鐘頻率時，HMC661LC4B的採樣保持模式線性度會隨著時鐘功率而改變，如HMC661LC4B數據手冊所示。這是因為，當壓擺率低於臨界值時，線性度與時鐘過零壓擺率存在弱相關性。為獲得最佳線性度和抖動性能，建議使用大約2 V/ns至4 V/ns(每個時鐘輸入)或更大的時鐘過零壓擺率。

對於正弦時鐘輸入，4 V/ns對應的每個差分半電路輸入的正弦時鐘功率為-6 dBm(4 GHz時)、0 dBm(2 GHz時)和6 dBm(1 GHz時)。無論時鐘頻率為何，推薦最小時鐘幅度為-6 dBm(每個差分半電路輸入)。在較低時鐘頻率時，特別是在1 GHz以下時，建議使用方波時鐘以達到所需的壓擺率，而無需過大的時鐘幅度。

輸出

為獲得最乾淨的輸出波形，須以差分方式檢測輸出。輸出阻抗為50 Ω阻性，返回到VCCOB電源。輸出級設計用於驅動每個差分半電路輸出上的50 Ω接地終端。HMC661LC4B提供一個真正的以地為參考的共模電壓輸出，其典型值在地電壓的±50 mV範圍內;但如果需要，可以稍微調整VCCOB電源以將輸出共模電壓電平精確微調至0 V。

此外，根據以下近似關係調整VCCOB電源，可以在約±0.5 V的範圍內調節共模輸出電平：

VOCM = (VCCOB ? 2)/2

其中：

VOCM為輸出共模電壓。

VCCOB可以在1 V < VCCOB < 3 V範圍內變動。

在較低時鐘速率(例如小於1 GHz)下工作時，用戶可將輸出濾波到比輸出放大器帶寬7 GHz低的帶寬，從而優化信噪比(SNR)。這種輸出濾波不會降低採樣前端雜訊(其已在信號樣本中捕獲，代表大部分採樣保持放大器雜訊，因為前端帶寬較寬)，但可減少輸出放大器的雜訊貢獻。用戶可將輸出濾波到仍然具有所需最大建立時間以支持所選時鐘速率的最低帶寬。通常，最佳帶寬是時鐘頻率的兩到三倍左右。假設時鐘速率為350 MHz，使用一個雜訊帶寬為1 GHz的輸出濾波器，則相對於未濾波的輸出狀況，雜訊可以降低約1 dB。

在時鐘邊沿，由於輸出放大器的帶寬很寬，輸出會有非常陡峭的躍遷。用戶須注意，晶元輸出端與負載之間的電纜如果較長，會引起頻率響應滾降和消散，從而在輸出波形進入負載的建立過程中產生具有相對較長時間常數的低幅度尾部。

在實驗室環境下使用數英尺長輸出電纜時，負載效應最為明顯，即便高質量電纜也不例外。採樣保持放大器與負載之間的輸出電纜必須是2英尺或更短的高質量電纜。

負載與HMC661LC4B之間的反射也會降低保持模式響應性能。可以調整輸出電纜長度，以便在一定程度上降低反射干擾。一般而言，為使波形的保持模式部分中的反射干擾最小，電纜的往返傳輸時間須為時鐘周期的整數倍數。此電纜長度標準基本上應根據以下情況來判斷：低電平雙傳輸反射時間與其提供的輸出波形對齊。當採樣保持放大器在負載的50 ps或更短時間以內時，短距離和/或傳輸時間使得反射時長與HMC661LC4B的近似建立時間相等，此時可獲得最佳性能。在ADC應用中，採樣保持放大器必須儘可能靠近ADC，以使採樣保持放大器輸出端與ADC輸入端之間路徑的反射效應最小。

採樣保持ADC建立與時序

採樣保持ADC建立

HMC661LC4B用作高速ADC主採樣器的典型實驗室評估板設置如圖1所示。對於輸入和時鐘信號，必須使用抖動非常低的合成發生器，以使高信號頻率下抖動引起的本底雜訊性能降幅最小。5%的小數帶寬頻通濾波器通過濾除非諧波雜散產物和寬頻雜訊(其會給信號和時鐘源帶來抖動)來凈化信號源。具有17 GHz帶寬的寬頻Picosecond Pulse Labs或同等分相器將單端輸入信號轉換為差分形式。需要HMC-C004寬頻放大器來充分放大信號和時鐘，以補償系統中的損耗。

如需要，可以將更傳統的低頻巴倫用於時鍾，因為時鐘被限制在一個低得多的頻率。可變延遲線恰當地對ADC時鐘進行定時，以便ADC對HMC661LC4B輸出波形的穩定保持模式部分進行採樣。採樣保持放大器和ADC之間使用隔直電容以實現單電源ADC，因為ADC工作在通常由內部提供的非零共模輸入電壓偏置電平。

另外，可以使用具有可變輸出共模電壓電平的直流耦合差分放大器來匹配HMC661LC4B和ADC的直流電平。HMC661LC4B具有0 V標稱共模輸出電平，但如果需要，它可以在±0.5 V範圍內進行調整(有關詳細信息，請參閱HMC661LC4B數據手冊)。

如前所述，在實際系統應用中使用HMC661LC4B時，最好將採樣保持放大器放置在靠近ADC的地方，以盡量減少器件之間信號互連的反射效應傳輸時間。為將採樣保持放大器置於靠近ADC的地方，最佳辦法是設計一個定製電路板或混合電路，以將採樣保持放大器和ADC相鄰放置。在此情況下，在ADC時鐘信號路徑中設計一個固定延遲，以獲得ADC時鐘相對於採樣保持放大器輸出波形的正確時序。但正如本應用筆記所示，只要ADC時鐘相對於採樣保持放大器時鐘適當定時，帶同軸電纜互連的試驗板型設置就能提供精確的性能。

圖1.集成了HMC661LC4B採樣保持主採樣器和ADC評估板的ADC組件框圖

圖2為試驗板設置的實物照片。採樣保持放大器評估板的差分輸出通過短SMA(超小A型)電纜連接到ADC評估板輸入端的直流模塊。在測試的兩個時鐘頻率(1 GSPS和1.6 GSPS)下，選擇的電纜長度使得從採樣保持放大器晶元到ADC晶元的總傳輸時間大約為時鐘周期的某一整數倍，以使上述雙傳輸反射效應引起的波形擾動最小化。

圖2.HMC661LC4B和ADC評估板的試驗板設置

採樣保持ADC時序

採樣保持放大器ADC轉換組件正確操作的一個重要方面是建立ADC採樣相對於採樣保持放大器輸出波形的正確時序。ADC採樣相對於採樣保持放大器的時序被稱為相對ADC時鐘延遲。為實現正常工作，ADC必須對採樣保持放大器輸出波形中的保持模式輸出時間段的穩定部分進行採樣。儘管當ADC不正確地對採樣保持放大器的採樣模式輸出波形段進行採樣時組件也能工作，但由於ADC採樣的是輸入信號的緩衝(但未採樣)單位增益版本，所以無法正確擴展帶寬。實際上，ADC是否在對保持模式時間段進行採樣的主要指標就是擴展帶寬行為。如果複合組件顯示的帶寬更接近於ADC輸入帶寬，那麼極有可能是時序調整不當，ADC正在對採樣保持放大器輸出波形的採樣模式部分進行採樣。

如果將電路板傳輸線互連和外部電纜的各種傳播延遲以及採樣保持放大器和ADC內部主要路徑的內部群延遲列在一張表上，就可以精確計算相對ADC時鐘延遲。表1顯示了與詳細計算正確ADC時鐘時序相關的兩個主要的HMC661LC4B內部群延遲：時鐘到保持節點延遲和保持節點到輸出樣本延遲。

表1中顯示的輸入信號到保持節點延遲不是ADC時鐘時序計算必須知道的量，列在此處僅供參考。此計算還需要一個重要參數，即ADC孔徑延遲，其定義為ADC內部採樣點的時鐘延遲與ADC內部採樣點的信號延遲之間的差值。孔徑時間和試驗板級互連延遲常常會掩蓋HMC661LC4B採樣保持放大器的較小延遲。

對於系統實現來說，這些計算通常是值得的，甚至是必要的(不過由於互連延遲要小得多，所以系統時序通常比試驗板設置更容易)。如果ADC時鐘延遲(相對於採樣保持放大器時鐘)得到精確確定和實現，那麼對所有時鐘頻率，只需一個ADC時鐘延遲就可以為相應的組件正確定時。如果適當的延遲僅在模時鐘周期內實現(例如在一個時鐘周期內具有適當的相位，但不是所需的最小延遲)，那麼該設置僅對所使用的特定時鐘頻率有效。然而，對於實驗室試驗板設置，通常沒有必要詳細計算和設計所需的ADC時鐘延遲，因為利用ADC時鐘路徑中的可變延遲線，執行一個簡單的演算法就能快速求出正確的延遲，如表1所示。

表1.用於時序計算的HMC661LC4B內部群延遲

建立一種演算法，利用ADC時鐘路徑中的可變延遲和ADC的快速傅里葉變換(FFT)輸出顯示來確定時序設置是可行的。在說明該過程之前，了解ADC的一些關鍵輸出性能參數與外部HMC661LC4B採樣保持放大器波形內的採樣位置的依賴關係會很有幫助。圖3顯示了信號幅度、SFDR和雜訊譜密度的延遲映射，它是ADC時鐘(ADC採樣點)相對於HMC661LC4B和ADC組合的採樣保持放大器時鐘的相對延遲的函數。圖3所示數據是在1 GSPS採樣速率下獲取的。作為參考，圖中還指出了HMC661LC4B輸出波形採樣到保持轉換和保持到採樣轉換的大致時間位置。HMC661LC4B保持模式限定在這些點之間，而採樣模式時間段落在這些點所限定的區域之外。當組件的輸入頻率遠遠超出ADC帶寬時，這組曲線對理解延遲設置非常有用。圖3中繪製的是針對5 GHz輸入信號頻率的曲線，該頻率遠遠超出特定ADC的大約2.8 GHz帶寬。

圖3.基波幅度和SFDR與相對延遲時間的關係

提供給ADC內部採樣器的波形受ADC輸入信號帶寬的限制。ADC內部前端採樣保持放大器內的頻帶限制會對HMC661LC4B輸出的尖銳波形轉換曲線進行大幅度的修整。因此，圖3所示的延遲映射曲線也表現出該ADC頻帶限制所引起的修整轉換。使用一階近似，幅度曲線的-3 dB點大致對應於HMC661LC4B輸出波形的採樣到保持和保持到採樣轉換的時間點。

對於超出ADC帶寬但在採樣保持放大器帶寬內的信號頻率，檢查類似於圖3所示的延遲映射曲線，可以推斷出「信號基波幅度」部分、「SFDR」部分和「雜訊」部分所述的關鍵行為。

信號基波幅度

當ADC對採樣保持放大器波形的保持模式進行採樣時，獲得的是外部採樣保持放大器的帶寬。當ADC對採樣保持放大器波形的採樣模式進行採樣時，獲得的是較小的ADC帶寬。由於這些點上的樣本沒有很好地加以定義，因此轉換區域中的樣本可能會導致基波信號幅度急劇降低。這種急劇降低效應可以在圖3的基波幅度變化中觀察到，轉換點附近的幅度顯著減小。在採樣模式區域中，基波幅度平衡在一個恆定電平上，該電平代表該頻率下ADC輸入傳遞函數所產生的信號衰減。

SFDR

對於採樣放大器波形的大部分保持模式區域內的ADC採樣，SFDR相對穩定。採樣時間最好是在保持模式快要結束時(此時波形早已建立)，但先於ADC頻帶限制引起的保持到採樣轉換修整區域。隨著時鐘頻率提高，優化保持模式時間段中的採樣位置以實現最大SFDR變得更為重要。對於所測量的ADC，合理的ADC採樣時間是相對於保持到採樣轉換點提前大約120 ps。當ADC採樣點進入保持到採樣轉換區域時，SFDR會迅速下降，因為信號樣本在這些轉換點處沒有很好地加以定義。

雜訊

圖4顯示，相對於在採樣模式段中進行採樣，當在保持模式波形段中採集ADC樣本時，雜訊譜密度會提高。

在總積分時域雜訊中也能觀察到雜訊譜密度提高。這種提高符合理論上的預期，因為保持模式區域中的ADC採樣反映了HMC661LC4B在整個18 GHz輸入帶寬上的採樣。從頻域角度看，採樣過程將整個帶寬上的雜訊摺疊到低得多的帶寬中——僅一個奈奎斯特區間。從時域角度來看，可以將這種效應視為採樣時刻樣本中有效捕獲到的瞬時前端雜訊;這會增加第一奈奎斯特區間的雜訊譜密度，ADC會完全檢測到，因為它落在其輸入帶寬內。另一方面，採樣模式區域中的採樣不反映HMC661LC4B的採樣。雜訊譜仍然出現在18 GHz的帶寬上，但ADC並不知曉HMC661LC4B採樣，而且在波形採樣模式部分中的ADC樣本沒有摺疊效應。此頻譜雜訊的大部分落在ADC帶寬之外，從而減少了檢測到的總雜訊。

對於HMC661LC4B輸出波形的保持模式區域中的ADC樣本，輸入雜訊帶寬為18 GHz，而對於HMC661LC4B採樣模式中的ADC樣本，輸入雜訊帶寬為ADC輸入帶寬。例如，對於典型高速轉換器的2 GHz至3 GHz輸入帶寬，保持模式和採樣模式ADC樣本的雜訊水平存在8 dB到10 dB的差異並不罕見。這種差異符合預期，因為帶寬比大約也是8 dB到10 dB，故相對雜訊水平是指示ADC樣本時序區域的有用參數。

圖4.頻譜雜訊密度(VNF)與相對延遲時間的關係

用於試驗板設置的簡單採樣保持ADC時序步驟

使用「信號基波幅度」部分和「SFDR」部分中描述的特性時，可以通過一種直接了當的方法來確定典型試驗板設置中的ADC時鐘時序和優化。以下程序使用ADC時鐘路徑中的可變延遲，以及ADC FFT頻譜提供的信息：

1. 利用任意ADC時鐘延遲和可變延遲設置採樣保持放大器ADC時序。相對於採樣保持放大器時鐘，利用任意ADC時鐘延遲(無需詳細計算)和可變延遲初步設置採樣保持放大器ADC時序。可變延遲必須允許在至少半個時鐘周期內進行調整。將延遲的初始位置放在延遲範圍的中心。由於大多數長號型可變延遲線的基座誤差延遲是固定的，因此在採樣保持放大器時鐘和ADC時鐘路徑中使用相同的可變延遲會有所幫助，這樣兩條路徑中的固定基座誤差延遲得到均衡。當為不依賴時鐘頻率的時序設置精確ADC時鐘延遲時，使用相同可變延遲非常有用，因為這種應用不支持任何過大的模時鐘周期延遲。然後可以通過兩條延遲線或其中之一來調整相對ADC延遲。如果以差分方式驅動時鐘，則在巴倫和時鐘輸入之間的HMC661LC4B時鐘路徑中必須使用平衡長度的電纜。

2. 在ADC的帶寬之外，但在採樣保持放大器的帶寬以內，施加一個接近滿量程的輸入信號。施加一個電平略低於ADC滿量程的輸入信號，其頻率遠遠超出ADC輸入帶寬，但在HMC661LC4B採樣保持放大器的帶寬以內。對於2 GHz至3 GHz輸入帶寬的轉換器，5 GHz頻率是一個不錯的選擇。

3. 觀察FFT頻譜並識別一階拍頻產物(基波)。給ADC和HMC661LC4B器件加電;觀察ADC輸出的FFT頻譜顯示並識別輸入信號外差所產生的一階拍頻產物，時鐘諧波採樣保持放大器將所得的拍頻產物置於第一奈奎斯特區間中。拍頻產物是目標基波，其代表轉換後的信號幅度。例如，對於1 GHz的時鐘頻率和5.049 GHz的輸入信號頻率，下變頻的一階拍頻產物在5.049 - 5(1) = 49 MHz。

4. 確定ADC採樣發生在外部採樣保持放大器輸出波形的採樣模式還是保持模式區域中。為確定ADC採樣發生在採樣模式還是保持模式區域中，須觀察基波幅度。如果獲得的信號接近滿量程，則ADC時鐘時序是對保持模式波形段進行採樣，該組件表現出HMC661LC4B的擴展帶寬。如果觀察到的信號幅度代表該頻率下從ADC輸入帶寬獲得的傳遞函數衰減，則ADC是在採樣模式波形段進行採樣，並表現出ADC降低的帶寬。如果基波幅度的狀態存在不確定性，那麼在一個小延遲範圍(例如±50 ps)上初步映射幾個不同延遲點的幅度和雜訊，便可迅速判斷ADC採樣點是位於採樣到保持還是保持到採樣轉換上。如果採樣點位於轉換點上，則移動延遲以避開轉換區域，這樣樣本就會落在採樣模式或保持模式區域中。此外，映射半個時鐘周期上分布的幾個幅度和雜訊點可以快速幫助確定操作狀態和轉換位置。

5. 設置採樣保持放大器時鐘極性，將ADC樣本置於HMC661LC4B的保持模式。如果步驟4中ADC是在保持模式進行採樣，則採樣保持放大器時鐘連接的相位可以保持不變。如果ADC是在採樣模式進行採樣，則差分時鐘與採樣保持放大器的連接必須反向，以使採樣保持放大器與ADC之間的相對採樣延遲移動半個時鐘周期。差分時鐘連接變化將ADC採樣點置於保持模式波形段。如果移動採樣保持放大器的時鐘相位之後，幅度沒有增加到接近滿量程，則應少量改變ADC時鐘延遲，同時進行監控，以判斷ADC採樣是否碰巧位於轉換點。

6. 識別保持到採樣轉換，並將ADC採樣點設置在相對於此點的採樣到保持和保持到採樣時間窗口的一半處。已知ADC採樣位於保持模式後，映射幾個點並逐漸增加ADC時鐘延遲，直至保持到採樣轉換的位置確定為止。對於一階，保持到採樣轉換髮生在延遲映射幅度曲線的大約-3 dB點處。一旦確定了保持到採樣轉換，ADC採樣點相對於此轉換便可提前，直至幅度和SFDR性能達到相對均衡的值。實現預期幅度和SFDR值的這個時間位置出現在相對於保持到採樣轉換提前30 ps到150 ps的地方，具體取決於ADC的輸入帶寬和由此導致的轉換帶限修整量。時間點的位置表示ADC採樣時間的可接受點。如果ADC相對延遲已設置為絕對最小值(沒有多餘的模時鐘周期延遲)，那麼該時序對所有時鐘頻率都有效。如果ADC相對延遲僅有適當的相位，但包含多餘的模時鐘周期延遲，則當改變時鐘頻率時，必須重新執行定時過程。

結語

本應用筆記討論了HMC661LC4B超寬頻採樣保持放大器及其作為高速ADC主採樣器以增強帶寬和線性度的應用。本文介紹了將HMC661LC4B連接到ADC的一般原則，並提供了一個通過試驗板設置中的時鐘定時確立適當ADC採樣時間的簡單系統化方法。

《模擬對話》文章「利用採樣保持放大器和RF ADC從根本上擴展帶寬以突破X波段頻率」提供了HMC661LC4B用於具有高速ADC的評估板設置時可獲得的性能示例。

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