EUV微影技術進入量產最後衝刺階段

隨著工程師們競相解決錯綜複雜的相關問題，醞釀了20年的新世代微影工具終於來到大量問世前的最後一個階段──儘管極紫外光(EUV)步進機的大量生產面臨複雜的問題以及緊迫的時間，專家們仍然抱持樂觀態度。

好消息是，半導體產業界正眾志成城、積極推動技術進展；如比利時研究機構Imec的技術與系統執行副總裁An Steegen所言：「在過去，可能會有一家公司率先採用最新的半導體技術，但現在幾乎所有的邏輯製程技術供應商都跳進來、咬緊牙關努力並勇於承擔風險。」

Imec是荷蘭EUV微影設備大廠ASML的長期合作夥伴，他們與晶圓代工廠、半導體供應商攜手，現在的目標是解決該種有尺寸有一個房間大小、將用以製造新一代晶元的設備剩下的最後幾個主要問題；Steegen在Imec年度技術論壇接受EE Times採訪時指出，這很像是在2008年問世的FinFET電晶體，是很重大但充滿挑戰的半導體性能提升關鍵。

她表示：「人們比較過下世代節點的最糟情況以及舊節點的最佳情況，現在各方都同意FinFET是具備超高性能的元件；我學到的教訓是要對所有事情抱持懷疑態度…未來的半導體製程技術還有足夠進步空間，讓SoC設計工程師能得到他們想要的。」

而在筆者於Imec總部排隊等著喝咖啡時與一位有32年工作資歷的EUV開發老將閑聊時，他簡單表示：「現在有很多壓力…但我們正在取得進展。」

確實，三星(Samsung)的晶圓代工部門趕著在今年底於7納米製程導入EUV，該公司的目標是超越最大競爭對手台積電(TSMC)，後者正利用現有的浸潤式微影設備進行7納米設計案的投片；台積電與另一家晶圓代工大廠GlobalFoundries也不落人後，他們打算在明年以EUV量產強化版的7納米製程。

Imec預期，DRAM製造商會在D14+節點採用EUV技術──應該會在2021年記憶體半間距(half pitches)來到20納米以下時。

目前Imec有兩個技術開發重點，有助於舒緩邊緣粗糙度(line-edge roughness)的問題，並消除所謂的隨機效應(stochastics)、隨機誤差(random errors)等造成觸點漏失(create missing) 、觸點斷續(kissing contacts)的缺陷。那些誤差在今年稍早於對下一代5納米節點十分關鍵的15納米臨界尺寸首度被發現，但研究人員表示他們也在7納米看到一樣的問題。

Steegen預期將會有混合式解決方案出現，這種方案會採用掃描機設定、光阻劑材料以及後期處理等方法的結合，以接續斷裂的線路、將粗糙部分抹平或是填補漏失的觸點。

晶圓代工業者可以提供更高劑量的EUV光源──例如80 millijoules/cm2──以擴大製程容許範圍(process window)，但這會讓生產速度減慢；Steegen表示：「第一次實作時的最高劑量決定權在於各家晶圓代工廠。」

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