7nm 56Gbps SerDes加持，這款ASIC或為AI晶元封裝提供新思路

全文字數：798閱讀時間：3分鐘

近期，eSilicon推出了由台積電7nm工藝製造的NeuASIC ASIC平台，該平台下的56Gbps SerDes核是由2017年加入的前Marvell義大利團隊設計的。

文｜小北

校對｜Jimmy

圖源｜集微網

集微網消息，近期，eSilicon推出了由台積電7nm工藝製造的NeuASIC ASIC設計平台，包含用於網路應用的軟硬體宏命令和用於構建AI加速器的新架構及IP庫。

NeuASIC平台為設計者提供了多種功率優化的內存編譯器、SerDes和2.5D IC封裝。7nm庫包括56Gbps SerDes、HBM2 PHY、三態內容定址存儲器（TCAM）編譯器、網路優化I / O以及其他組件。

2017年，Marvell關閉了其大部分歐洲的業務，eSilicon由此「獲得」了Marvell的義大利工程師團隊，該團隊為Marvell開發了28nm工藝製造的56Gbps SerDes。這個團隊用基於ADC/DSP的相同架構開發出了7nm的56Gbps SerDes，且該核出現在了NeuASIC平台上，同時，該核可以被單獨授權使用。對於晶元而言，功耗與性能似乎是兩個無法同時兼顧的指標。這款SerDes核心可實現PAM4及NRZ編碼，並且它的可編程性允許設計者進行長/簡訊道的性能與功耗調節。

SerDes是Serializer/Deserializer的簡稱，顧名思義是指串化器和解串器。但是，將SerDes僅僅描述為串化器和解串器，這樣的解釋並不完整。除了串化器和解串器，SerDes系統還包括發送端的驅動級和接收端的模擬前端。對於低速SerDes系統而言，模擬前端的設計難度小、功耗低，使用ADC反而會增大系統的設計難度；而對於高速SerDes系統而言，實現高精度的高速ADC本身比實現模擬前端的代價更大。

4月，聯發科推出業內首個7nm 56G PAM4 SerDes IP，該解決方案是基於DSP技術的，採用高速傳輸信號PAM4，預計於2018下半年上市。

eSilicon與聯發科的SerDes方案都可以實現56Gbps，並採用7nm工藝，未來也許會形成競爭關係。

SerDes是NeuASIC平台的一部分，「通信」為其重要的任務之一。NeuASIC AI性能的實現主要在於其AI加速器等。AI加速器的集成方式相對「新穎」，而這與NeuASIC的封裝有很大的關係。

為了最大化內存的帶寬，eSilicon NeuASIC網路通信晶元，通過硅中介層的方式，將ASIC與DRAM堆疊，並利用2.5D封裝技術進行封裝。對於AI加速器，NeuASIC允許設計者將深度學習加速器（DLA）融合到ASIC中，如下圖。業內人士認為，這是一種全新的方式。

END

成為嘉賓的入口——填寫資料，了解更多峰會信息

喜歡這篇文章嗎？立刻分享出去讓更多人知道吧！