若不考慮發熱和功耗，CPU 頻率的理論極限是多少？

既然功耗都不考慮的話，假設：每一時鐘周期內觸發的（微）操作都能在該周期內完成。以branch語句為例，執行跳轉時寄存器的值應該已經在上一個周期中被設置好。

那麼用量綱法，電磁波在導線中傳播的速度與CPU核心內部導線特徵長度之比為頻率上限。

金屬導線中電磁波速取真空光速3E8，導線特徵長度取mm級（不考慮cache部分，因為不是同步的），那麼大概是在

=100GHz

digital的我不知道，關於analog的部分可以答一下。如果看下在高頻下電路模型的樣子，已經不是我們直觀能感受的樣子了。

而且這個高頻簡化模型還是針對的2D的layout，如果是3D的layout（Samsung的這方面技術做得最好，主要應用是memory interface）的高頻模型只會比這個更加複雜十倍。

而且每個transistor會有十幾個parasitic capacitor，每個logic block會有十幾個transistor，每個CPU更是有無數個logic block。全部把數學模型套到EDA工具裡面計算沒個十天半個月是跑不出來模擬結果的。

而且 隨著導線和via的數目的幾何倍數增長，它們之間的interference會變得越來越不可預料（我的一個師兄就是做的把通訊頻繁的線路給保護起來降低它們之間的interference和保證信號穩定性）。

而且我說的analog的部分只是整個CPU的百分之零點零零零零零一可能都不到（主要是bandgap電路和pin介面處的信號處理之類的，這部分是我猜的，如果不對歡迎指正）。

說了這麼多個而且還沒答題有點不好意思，但是想說的是CPU的速度主要的敵人是發熱和功耗沒有錯（我師兄做夢都想要一個能模擬整個電路被啟動之後溫度隨著時間變化然後各種參數隨著溫度變化的simulator，現在的模擬軟體好像都只能先設一個溫度然後再跑模擬而忽略了參數隨著電路發熱溫度改變的結果），但是除此之外它實際上面臨的困難也遠超我們的想像，但是提速個三四倍（估計）還是不成問題的。

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