英特爾的10nm之路：2010至2019年|半導體行業觀察
來源：本文翻譯自「anandtech」，謝謝。
英特爾的製造歷史非常成功。垂直整合意味著它可以節約成本，但也可以根據自己的需要調整生產工藝，而不需要依賴外部公司進行調整。早在2005年65nm工藝之後，英特爾就採取了「Tick-Tock」戰略，這意味著英特爾將在新一代產品上發布新的工藝技術或新的處理器微架構。這使英特爾既可以從新的微架構中獲得更快的處理器設計的好處，也可以從更小的工藝節點中獲得好處，從而允許更低的電壓、更低的功耗和更小的晶體管來添加新功能。
在此期間，英特爾舉行了一年一度的英特爾開發者論壇會議，即IDF。IDF是英特爾展示其最新和最偉大的產品，以及談論未來前景的一場精彩展出。它還允許記者和開發人員發現英特爾為加速計算機代碼和項目而構建的有趣的技術優勢和平台，並能夠充分利用每一代產品的額外性能或額外能力，使產品平台達到頂峰，並討論未來的產品線和功能。
如圖所示，每個組合"Tick-Tock"被設計為兩年左右。Tick是新的工藝節點，Tock是新的微架構。那個時代的著名評論之一是「真正的人並不tick tock，而是tock tock tock」（『real men don』t tick tock, they tock tock tock』）。這意味著，從長遠來看，微架構的改進比新工藝節點更重要。
值得注意的是，英特爾通常會把他們的開發和研究模型用於下一個十年的產品，提供可能導致下一個計算範式的可見性和實現。在這張2010年投資者大會上的幻燈片中，我們看到英特爾在2011年開發了22nm，預計2013年將達到「15nm」，2015年將達到「11nm」，2017年將達到「8nm」。這些名稱不同於我們今天所稱的14nm、10nm和7nm，這可能是由於「國際半導體技術路線圖」(ITRS)報告最初將這些節點列為15、11和8。它很快就切換到了下面的幻燈片：
在這裡，我們可以看到英特爾正在進行的一些工作：3D晶體管、計算光刻（computational lithography）、互連（interconnects）、III-V族半導體材料、含鍺的高K金屬柵極（High-K metal gates with Germanium）、密集SRAM、光學互連（Optical Interconnects）、材料合成和nm線。到2019年，這些項目中的全部、某些、或少數幾個仍在發揮作用。
英特爾經常利用這些技術來衡量其在市場上與代工企業（如台積電、GlobalFoundries和三星）競爭時的行業實力。在這張2014年的幻燈片中，我們看到英特爾在硅—鍺應變硅（Silicon-Germanium strained silicon）領域領先3.25年，在高K金屬柵極技術（High-K metal gate technology）領域領先3.75年，在三柵晶體管（tri-gate transistors）領域領先3.5年，在向FinFET過渡方面也是如此。英特爾在22nm推出了FinFET，而業內其他公司則在16nm推出了FinFET。
值得注意的是，在2014年的圖表中，英特爾將14nm列為2014年的技術，將10nm列為2016年的技術。
從2010年開始，英特爾為其微架構引入了Core品牌，這種架構在今天仍然很流行（儘管經過了許多代的改進）。在2012年左右，英特爾預計至少還會在未來數年裡保持這種狀態，從32nm遷移到22nm，然後再遷移到14nm和10nm。不幸的是，英特爾推遲了14nm的上市。
儘管最初是2013年的產品，但是14nm的良品率低於目標，與22nm相比，很明顯，向下一代FinFET的躍遷越來越難以實現，密度的增加、有功功率的降低和「性能/瓦特」值的提高都隨之變得越來越難。2013年11月的此時，英特爾預計14nm第一季度的良品率將追上22nm。然而，14nm並不只是推遲到2014年初而已。
2014年中期，英特爾公布了這一圖表，圖表顯示，即使有預期的進展，14nm也無法在2015年達到22nm的良品率。然而，這裡的關鍵是PRQ日期（生產發布資格日期），這意味著英特爾非常滿意，產量足夠高，晶元性能適合零售產品。英特爾在2014年8月深入研究了它的14nm技術，Ryan在這裡寫了一篇很棒的文章。其中的細節是關鍵，可以讓我們真正看出為什麼14nm比22nm更難。
14nm的首批產品是"Broadwell-Y"系列處理器的最小設計。由於新工藝的功耗降低，這些4.5W處理器被用於支持更輕薄的移動設備。最終，這些晶元更易於製造（良品率隨著晶元尺寸的增大而降低），使英特爾能夠開始銷售處理器，儘管缺陷率高於預期。這些處理器於2014年9月/10月正式上市。
最終在2015年，我們從英特爾的14nm工藝中看到了更大的東西。2015年6月，我們看到了第一代14nm處理器的中端筆記本和筆記本處理器的發布，2015年6月推出了更高性能的Core i7處理器。英特爾確實在2015年6月推出了兩款台式機處理器，作為Broadwell系列的一部分，即Corei7-5775R和Corei5-7675R，但它們並未廣泛使用，壽命也很短。更加成功的第二代14nm處理器Skylake於2015年8月在台式機上推出，搭載了幾個高端部件，隨後在該年的第三季度/第四季度推出了剩餘產品。
在業內人士看來，英特爾在Broadwell和其第一代14nm工藝上遇到如此大麻煩的主要原因之一是集成顯卡。報告指出，英特爾公司14nm的高性能晶體管並不適合最新顯卡庫的高頻設計，有一份報告稱，英特爾已經承諾了一定的顯卡性能水平，但未能實現，最終導致推出的產品的顯卡性能低於預期。隨著時間的推移，英特爾已經改進了其14nm工藝以恢復該頻率（這需要幾代產品），儘管這一問題也將在我們關於10nm工藝的討論中。
這是英特爾2015年的官方路線圖：
在這裡，我們看到了2014年底推出的用於移動處理器的14nm Broadwell，以及Broadwell對傳統台式機的完全拒絕，直到2015年第二季度與Skylake一起直接進入第二代14nm。現在我想讓大家注意綠色的部分。根據英特爾的Tick Tock流程，第一代10nm工藝Cannon Lake將很快跟隨Skylake，於2016年第二季度發布。
如果英特爾的目標是在2016年第二季度推出10nm工藝產品，那在當時似乎是非常合理的，因為在2015年初，英特爾在2月份的國際固態電路會議(ISSCC)上進行了一系列慣常的討論和演示。作為這些演示的一部分，10nm是其中的關鍵部分，英特爾表示，雖然10nm的掩膜層數將超過14nm，但英特爾預計，10nm上市時不會出現14nm的延遲。我們當時特別報告說：
」我們被告知，英特爾已經了解到14nm開發複雜性的增加需要更多的內部測試階段和掩模，這是延遲發布的主要原因，同時也需要足夠的良品率來推動發布。因此，英特爾正在改進每個階段的效率測試，並加快晶片及其測試協議的傳輸，以避免延遲。英特爾告訴我們，由於這些調整，他們的10nm試製線比14nm快50%。因此，雖然在10nm處增加的掩膜步驟最終會增加固定成本，但英特爾仍然表示，他們的方法可以降低每個晶體管的成本，而不需要全新的圖案化工藝。
在這一點上，關鍵部分是英特爾已經確定了它的14nm在哪裡出了問題，並準備好在其10nm的開發中消除這些瓶頸。英特爾表示，10nm工藝將伴隨著創新，然而，但超過7nm將需要英特爾逐步推出的新材料和工藝。在ISSCC之後，英特爾於2015年中後期推出了14nm的Skylake。
英特爾在2016年3月的一份報告中顯示，10nm Cannon Lake尚未準備就緒。英特爾在其年度10-K文件中發布了以下聲明：
作為我們研發工作的一部分，我們計劃為台式機、筆記本電腦（包括Ultrabook設備和二合一系統）和Xeon處理器定期引入一種新的英特爾Core微架構。我們希望能夠延長我們的14nm和下一代10nm工藝技術的使用時間，進一步優化我們的產品和工藝技術，同時滿足每年產品上市的節奏
這意味著英特爾在為14nm延長產品周期。英特爾著名的Tick-Tock節奏曾為他們服務過好幾個周期，現在Tick-Tock正被拆分為「流程架構優化」(Process Architecture Optimization)策略。在這個標題下，英特爾將在一個給定的工藝節點下發布三個版本的處理器：一個專註於遷移到新工藝，一個引入新的微架構，一個優化流程和架構。
對於路線圖和產品線，這意味著第二代14nm的Skylake將過渡到第三代14nm的KabyLake。官方將這種工藝優化命名為「14nm+」，加號表明它有一點額外的東西。很明顯，新工藝改善了晶體管通道的應變以及其他一些微小的改進，使英特爾能夠在不增加電容的情況下從設計中多提取100-300 MHz。整體改善可增加12%的驅動電流，從而提高性能。
Kaby Lake於2016年8月正式推出，再次從4.5W部件開始，台式機處理器將於2017年1月推出。
2017年伊始，英特爾在CES上舉辦了一場關於VR的演講。在快結束的時候，CEO展示了一台二合一筆記本電腦，他說是10nm工藝。這是我們見過的第一次10nm的展示。設備沒有運行任何東西，只展示了幾秒鐘。
這是在演講的前兩分鐘內發生的，前首席執行官Brian Krzanich明確表示英特爾將在今年年底前出貨10nm。
不久之後，在2017年2月的英特爾投資者日，英特爾對來年的產品組合投下了一顆重磅炸彈。英特爾宣布，數據中心將首先遷移到新的工藝節點(後來澄清為10 nm+)，並將在14nm處對其消費產品線進行另一次調整。在一代產品中，英特爾的「流程-架構-優化」得到了雙倍的優化。
這將標誌著英特爾的第四代14nm產品Coffee Lake於2017年5月正式推出。第四代14nm甚至被貼上了「14nm++」的工藝標籤，排在Broadwell (14nm)、Skylake (14nm)和Kaby Lake (14nm+)之後。我們仍在等待第一代10nm的消息，Cannon Lake預計將首先在手機處理器上亮相。請記住，最初預測的10nm工藝是2015年，所以英特爾在這一點上晚了兩年。
在2017年2月的投資者日之後，英特爾於2017年3月底舉辦了第一次英特爾製造日。英特爾詳細介紹了其10nm計劃，特別是將一些新技術設計集成到其10nm工藝中。當時的首席技術官Stacy Smith、Mark Bohr、Murthy Renduchintala博士、Ruth Brain和Kaizad Mistry做了報告，重點介紹了英特爾的最新技術和代工工藝
Mark Bohr關於摩爾定律的演講
我們將在下一頁詳細介紹10nm的具體細節，然而製造日受到了媒體和分析師的熱烈歡迎。英特爾解釋說，它專註於晶體管密度的改善，展示了鰭片間距、金屬間距、單元高度和柵極間距的改進，以及單個虛擬柵極（single dummy gates）和有源柵極上接觸（Contact Over Active Gate，COAG）等新技術。關鍵的一點是，英特爾的目標是採用10nm工藝，達到每平方毫米1億個晶體管，這將使其能夠保持領先其他代工廠產品3.5年的優勢，英特爾預測他們自己的10nm產品將優於台積電/GF/三星的7nm。媒體中的一些人對這些數字感到震驚，而其他人則對此沒什麼印象，他們指出是英特爾的嘮叨啰嗦才讓這些數字有意義。
另一個值得注意的是，在對10nm製程保持沉默一段時間後，英特爾開始向市場開放。然而，公司很快又恢復了平靜。
在製造日之後，我們看到了Coffee Lake的發布，但是關於10nm的下一次更新是在8月中旬，Intel宣布了第二代10nm的名字：Ice Lake。
Ice Lake處理器系列是第8代Intel?Core?處理器系列的後續產品。這些處理器採用了英特爾行業領先的10nm+工藝技術。
正如當時所提到的，宣布n+2處理器家族的名字似乎有點奇怪，尤其是考慮到第一代10nm處理器已經推遲了至少兩次，而且還沒有發布。後來事情變得明顯了，2018年中期，第一代10nm產品Ice Lake命名被推出，用於英特爾Xeon伺服器系列產品。
今年9月，英特爾在北京再次舉辦了「製造日」活動，再次討論了其在工藝技術領域的領先地位和即將到來的10nm「革命」。除了在舞台上和活動的分組會議中展示的10nm晶圓外，此次活動沒有任何新消息。
基於這個晶圓，我們估計2 + 2（帶有GT2顯卡驅動的雙核）配置的晶元面積約為70.5 mm2。事實證明這是一個非常準確的估計。 儘管如此，模式已經確定：我們應該會看到2+2配置的10nm晶元作為第一個10nm晶元上市。在這一點上，我們仍然預計英特爾的Cannon Lake將是一個完整的產品系列的一部分。
9月之後，英特爾再次陷入了沉默。2017年剩下的日子來來往往，公司幾乎沒有透露多少信息。到了12月，除了在IEDM會議上更新了部分10nm工藝設計，英特爾的研發工作沒有任何消息，英特爾似乎沒有實現2017年推出10nm工藝的目標。1月初是一年一度的國際消費電子展(CES)，英特爾在展會上做了主題演講，所以屆時我們可能會聽到一些東西。
由前首席執行官Brian Krzanich主持的英特爾CES 2018主題演講非常盛大。會上提到了最近剛剛宣布的Spectre和Meltdown安全問題，但這次活動的重點是英特爾的客戶，以及華麗的無人機、3D視頻、人工智慧和LED。
演講提到了英特爾在神經形態計算和量子計算方面的工作，並在舞台上展示了一個量子晶元。儘管這位首席執行官在2017年國際消費電子展(CES 2017)上宣布將在年底前出貨，但他在2018年的整個主題演講中都沒有提到這一話題。有些事情正在醞釀中。我們和英特爾的發言人說了幾句話，他們告訴我們第二天早上8點在英特爾的展台進行一次小型演講。
在這個小型演講中，客戶端計算組的高級副總裁Gregory Bryant花了10分鐘時間討論了英特爾如何實現其為用戶帶來最佳計算體驗的目標。老實說，這是一堆廢話。然後，在10分鐘演講的最後一句話中，他講到了10nm的最新消息，稱公司已經在2017年出貨以獲取收入。然後演講結束了，沒有詳細說明細節、範圍、客戶或任何東西。
高級副總裁Gregory Bryant簡短地提到了10nm
我們都認為這有點奇怪。 我們知道Cannon Lake是一款消費類產品，所以這並不是英特爾在發布伺服器處理器之前就將其交付給頂級客戶的情況(這是一種常見的做法)。但英特爾在這一點上給我們的配置、性能、定價的細節非常少。對於一家為自己的工程技術實力感到自豪的公司來說，這是一份極其低調的聲明。我們確實非常懷疑。
下一次提到Cannon Lake是在2018年2月，當時英特爾在官方文件中意外披露，它更新了兩個Cannon Lake處理器的微代碼。此更新旨在緩解某些Spectre和Meltdown漏洞，以某種方式確認該系列處理器的硬體設計已完成。
同樣在2018年2月的ISSCC會議上，Intel再次展示了10nm。這次演講的焦點再次集中在密度上，在這個例子中，SRAM單元展示了0.63x的微縮。
幾個月後，也就是2018年5月，我們仍然沒有收到英特爾的任何消息。英特爾要在2017年「出貨」，但到2018年中期仍然沒有產品，這讓人更加怪異。直到我們看到聯想(Lenovo)在中國銷售的一款教育類筆記本電腦的廣告，我們才相信它真的存在。
聯想IdeaPad 330-15ICN包含i3-8121U，它仍然是迄今為止唯一一款「推出」的Cannon Lake處理器。 這台15.6英寸的機器體積龐大，配有一塊小電池和一塊13×7英寸的顯示屏，是為教學設計的。通常情況下，這樣的教學設備不會進入零售渠道，但是由於某種原因(因為是在中國)，它是向公眾開放的。
該設備的配置從4GB內存和HDD，到8GB內存和SSD/HDD。 它還帶有獨立顯卡，而不是集成顯卡，根據配置價格從445美元到580美元不等。我請了一些在中國有熟人的朋友幫忙，兩個月後，我們的東西到了。這就是我們今天在這裡回顧的東西。但這並不是英特爾10nm產品的結束。此時，英特爾仍然沒有告訴我們任何有關Cannon Lake處理器內部的信息。
直到我們主動發布了這款筆記本電腦上市的消息，英特爾才開始談論這款處理器。 它的ARK頁面（英特爾的處理器在線資料庫）現在已向公眾開放，並顯示該處理器於2018年第二季度正式推出。這是一款雙核15W處理器，其集成顯卡已禁用，始終頻率低於Kaby Lake 15W處理器。人們提出了許多問題，比如新的10nm工藝的紙面效率要低於上一代處理器。英特爾仍然拒絕討論硬體的具體變化，或預期的性能數據。
後來我們證實了顯卡確實是融合在一起的。英特爾的官方說法是，這款處理器是針對特定的目標市場發布的，它滿足了所要求的功能。即使到了2019年，這個市場到底是什麼，在什麼價位，仍然是個謎。然而，一些分析人士認為，這些顯卡就像一個走出門的蠢貨，因為它們的良品率在經濟上是不可行的，而且這種晶元對於它最終進入的產品領域在商業上沒有任何意義，它進入市場只是為了兌現對投資者的承諾。
從5月到8月，英特爾沒有宣布任何與10nm相關的新處理器或設備。然而，Charlie在SemiAccurate上發表的消息顯示，目前提出的英特爾10nm工藝存在問題。他報告說，英特爾的Cannon Lake 10nm CPU的良品率低於10％，遠低於英特爾此前預期的60％。他指出，這個過程中有幾個問題遠遠落後於計劃和預期的性能：SAQP、COAG、Cobalt和Tuning——如果不解決這些問題，每個問題都可能成為一個潛在的阻礙(我們將在下一頁討論這些問題)。構建晶元是一種多變數策略，轉動一個撥盤以在一個方向上獲得更好的特性可能會導致設計的其他三個屬性變得更糟，找到平衡是關鍵。使這一過程更加困難的是半導體工廠變得激進，並且同時實施了許多變化，這一直是英特爾發布的關於10nm消息的關鍵部分。
Charlie的報告顯示，英特爾目前設計的10nm工藝遇到了很大的困難，這是沒有達到生產目標的主要原因，也是為什麼迄今為止唯一的10nm處理器是一個低時鐘、無顯卡版本的晦澀模糊的器件。
在該報告發布後的幾天內，英特爾在聖克拉拉舉行了一次數據中心峰會，並宣布將以Ice Lake Xeon Scalable(Ice Lake-SP)的形式將10nm技術引入企業市場。它將在14nm的Cascade Lake（2018年，實際上到了2019年才發布）和14nm的Cooper Lake（2019年）之後發布。
英特爾此時對10nm工藝的問題諱莫如深。儘管一再要求英特爾確認他們打算在Ice Lake-SP中使用的10nm版本與已經發布的Cannon Lake相同，但英特爾的代表拒絕透露任何細節。部分原因是因為Cannon Lake是一種消費產品，而Ice Lake-SP是一種企業產品，兩者永遠不會相遇。
不到兩周後，英特爾又發布了一項10nm的聲明：公司將以NUC的形式發布10nm的Cannon Lake CPU。這款名為Crimson Canyon的新產品，本質上是上文提到的聯想Ideapad筆記本電腦，但採用了迷你PC的形式。
與筆記本電腦類似，它使用Corei3-8121U作為處理器，由於缺少集成顯卡，它使用R20240 AMD移動晶元進行圖形處理。與筆記本電腦不同的是，它有兩個SO-DIMM插槽，系統附帶用於NVMe存儲的M.2插槽。這款電腦的散熱性能優於筆記本電腦，因為它是一款擁有更大散熱空間的迷你電腦。儘管該產品於2018年8月發布，但直到12月才真正上架銷售。
8月底是一年一度的Hot Chips會議，這通常是晶元討論的熱點，英特爾在會上並沒有展示任何關於10nm的新東西。重要的是要記住，到目前為止，英特爾還沒有公開討論Cannon Lake的微架構或改進。9月份很安靜，10月份英特爾在紐約舉行了秋季PC活動。
在秋季PC發布會上，英特爾發布了第9代Core處理器，代號為「Coffee Lake Refresh」，其中包括幾周後上市的Core i9-9900K，Core i7-9700K和Core i5-9600K。這些不是10nm，而是另一代14nm產品。這是用於台式機的第五代14nm產品，它表明，在一個工藝中，英特爾已經能夠提高頻率和效率，並將產品擴展到8個核心，超頻到5.0 GHz，但這仍然與10nm無關。今年晚些時候，我們得到了10nm的更多消息。
在發布14nm的第五代產品後不久，一份報告稱英特爾已知的10nm設計「已死」（找不到更合適的詞語）。該報告列舉了英特爾設計的一些新部件的核心問題，如COAG，這些部件沒達到合適的良品率。再加上英特爾自己在製造日承認，即使有完美的良品率，他們也不會期望在第三代10nm之前達到最新版14nm的性能。英特爾立即（通過Twitter）反駁自己結束了10nm的工作，聲稱他們在10nm上取得了良好的進展，並且持續提高良品率。同樣，英特爾拒絕說明未來的10nm製造設計是否與已經推出的10nm處理器相同。
今天有媒體報道稱英特爾將終止10nm製程的研發，這是不真實的。我們在10nm方面取得了良好進展。良品率正在改善，與我們在上一次收益報告中分享的日程表一致。
——英特爾新聞（@intelnews）2018年10月22日
11月相對平靜，12月初，我們終於看到第一款配備Core i3-8121U的英特爾NUC設備，售價為530美元，配有8GB的DDR4和1TB的機械硬碟。2018年12月12日，英特爾舉辦了架構日活動，開始揭開其10nm工藝計劃的面紗，以及我們對2019年的預期。
Ice Lake-U (15W) Demo Chip
這包括對其第二代10nm產品Ice Lake的長期討論，該產品將在2019年底以15W的形式出現在筆記本電腦上，以及接下來的兩代內核。
值得注意的是，第一代Cannon Lake處理器內部有「Cannon Lake」內核，而第二代「IceLake」內核中將有「Sunny Cove」內核，這比Cannon Lake所基於的第n代Skylake內核在微架構上是更激進的變化。有關Sunny Cove的詳細信息有限，除非可以更多地提到核心設計的某些方面。
除了Sunny Cove，英特爾還在一些細節上提到了它的Gen11顯卡架構，該架構也將在10nm上首次亮相。英特爾的一位代表說，這是英特爾在10nm上的第一個顯卡架構，這基本上證實了Cannon Lake顯卡設計並沒有起作用。
同樣在10nm上，英特爾首次展示了一種名為Foveros的新封裝技術。該技術允許英特爾將晶元裸片相互堆疊，並驅動TSV（通過硅通孔）將晶元連接到電源平面上。演示晶元現在稱為Lakefield，在頂部晶元上是CPU和GPU內核，底部晶元上是IO。這裡的想法是，它可以為需要的產品節省x-y維度。利用這項技術，英特爾展示了其首款混合x86解決方案，其中包括一個Sunny Cove核心和四個Atom核心，全部採用10nm技術。該晶元預計將於2019年底投產
作為這次演講的一部分，英特爾透露了一些它的生產命名方案。根據圖表，英特爾正在研究10nm的幾個版本，稱為P1274，P1273，P1222，P1274.7和P1274.12。
這些是製造Ice Lake和Foveros的10nm產品線，10nm的未來版本（P1274.7，P1274.11），7nm的未來工藝節點（P1276，P1275），以超越7nm的工藝名稱。根據Wikichip的說法，用於Cannon Lake的官方工藝名稱為P1274，表明Ice Lake和Cannon Lake共享相同的工藝。然而，在這個時候，看起來英特爾正在放棄10nm及以上產品的「+」，它們都屬於「10nm」類，所以無法確認Cannon Lake和Ice Lake是否有相同的設計布局規則。
架構日還展示了一款基於10nm晶元Ice Lake Xeon Scalable的伺服器。據報道，這些產品只是幾周之前才進入英特爾實驗室，因此在調優方面相當粗糙。這是英特爾承諾的2020年企業級晶元。
正如你可能預料的那樣，英特爾拒絕就此晶元的核心數量、預期功耗等發表評論。通常，英特爾的企業級晶元，即使是低核心數的型號，也在250mm2或更高的範圍內，這與雙核Cannon Lake設計的70.5mm2相比有了相當大的飛躍。
進入2019年，自從英特爾表示他們在2017年底交付10nm工藝以實現營收已經過去了整整一年。到目前為止，英特爾在2019年的CES展會上重申了架構日的聲明，並推出了一款基於10nm工藝、針對5G和人工智慧工作負載的新「Snow Ridge」處理器設計。英特爾還澄清說，預計到2019年底，人們將在筆記本電腦中看到10nm晶元。我們預計這意味著台式機處理器將在2020年與企業處理器一起推出。
這就是我們今天在英特爾10nm路線上的位置。
英特爾10nm Cannon Lake晶元設計
晶元測量
除了在2017年國際消費電子展(CES)上短暫展示了一款據說是搭載了早期Cannon Lake的筆記本電腦之外，人們第一次真正看到Cannon Lake晶元是在英特爾 2017年9月的中國版技術與製造日期間。英特爾展示了Cannon Lake 10nm晶元的完整的300mm晶圓，幸運的是，我們能夠得到一些明確的晶元定義。
基於這片晶圓，我們估計該晶元的裸片面積約為70.5 mm2，當時我們假設這是一種帶有「GT2」顯卡的雙核設計，即標準的顯卡配置。聯想Ideapad在中國上市後，TechInsights的專家們拿到了一個器件，於是開始著手分析。
照片來自Techinsights，尺寸由WikiChip測量
事實證明我們對於裸片區域的估計差的不多。系統中晶元的這張照片(右側有IO裸片)給出的晶元面積為70.52mm2，完全在可接受的誤差範圍內。該晶元確實有兩個Cannon Lake CPU內核，以及集成顯卡上的40個Gen10執行單元，儘管顯卡是禁用的。這符合2+2設計。
與英特爾以前的雙核設計相比，這是英特爾迄今為止最小的雙核設計。最接近的是Broadwell，面積為82mm2，但與Skylake相比，這款晶元的集成顯卡比例更低。
最終的度量標準是:每平方毫米的晶體管數量
衡量半導體工藝好壞的標準之一是，在該工藝上製造的標準晶元中每平方毫米有多少個晶體管。處理器並不都是晶體管——還有SRAM單元，以及設計成在區域之間充當熱緩衝以延長部件的壽命的「死區」（『dead』 silicon）。晶體管的計數也有不同的方法，例如，2輸入NAND邏輯單元比複雜的掃描觸發器邏輯單元小得多。儘管如此，業內大多數人都將此指標作為討論工藝的關鍵因素，達到某些里程碑通常是值得慶賀的。
回到英特爾2017年的技術和製造日，英特爾展示了這張幻燈片，顯示了每平方毫米的晶體管數量(MTr/mm2，百萬個晶體管/平方毫米)。這表明英特爾在其最好14nm節點上的37.5 MTr/mm2躍升至其10nm節點的100.8 MTr/mm2，大幅提升了2.7倍。
與此同時，英特爾建議業界使用一種新的方法來測量晶體管的數量，這種方法是基於現代微處理器中最常見的兩種晶體管的尺寸。
根據這個標準，英特爾希望將每單位面積上的晶體管數量劃分為NAND2單元，和掃描觸發單元，並相應地將它們加權為60/40。這就是英特爾如何達到100.8 MTr/mm2這個數字的。
然而，在2018年IEDM會議上，英特爾展示了一些舊工藝的不同數據。他們還詳細介紹了Cannon Lake的一些數字。
英特爾的新計數方法讓舊工藝的數字提高了一些，但10nm保持不變。英特爾表示，這個數字
還有更多
英特爾還在IEDM上透露，根據所需功能的不同，它在10nm處有三種類型的邏輯庫。分別是短庫（HD，高密度），中高庫（HP，高性能）和高庫（UHP，超高性能）。庫越短，功率越低，密度越高，但峰值性能也越低。最終，晶元設計通常是庫的混合——較短的庫可以很好地用於成本敏感的應用，或者用於IO和非核心應用。較大的庫，由於密度較低和具有較高的驅動電流，通常用於設計中最關鍵的路徑。
因，英特爾10nm上的三個庫會得到三種不同的密度。實際上，只有高密度庫才有100.78 MTr/mm2：
這些單元大小不同的原因是由於每個單元中的鰭片數量，以此類推，每個晶體管的鰭片數量也是如此。鰭片的數量可以調節單元高度，額外的鰭片允許更大的驅動電流，以此獲得更高的性能，但代價是功率和面積。
WikiChip的這張圖表展示了它們之間在功率和性能方面的關係：
這為幾乎所有與性能無關的HD單元、大多數與性能相關的HP單元，以及關鍵路徑上的UHP單元提供了強有力的支持。最終，英特爾在晶元與晶元之間使用的密度將根據它們使用的單元和比例而變化。然而，在特定的晶元設計中(例如，中等核心數的Xeon)，基於該設計的所有晶元都具有相同的單元布局。
鰭片的動力學
為了理解英特爾在10nm上所做的很多工作，我們需要討論鰭片、柵極和單元的動力學，並定義一些與晶體管和FinFET相關的術語。我們從傳統FinFET的示意圖開始：
晶體管的源極—漏極由鰭片（灰色）提供，該鰭片穿過柵極（綠色），同時嵌入氧化物中。此處的關鍵指標是鰭片高度、鰭片寬度和柵極長度。這樣做的目的是使每一個都儘可能小，但仍能按預期的速度和方式執行。在英特爾的22nm工藝中，英特爾使用了包含多個鰭片的「三柵」晶體管（『tri-gate』 transistors）來增加總驅動電流，以獲得更好的性能。
這就引入了一個新的度量，「鰭片間距」（fin pitch），即鰭片之間的距離。同樣，如果一個鰭片通過多個柵極，柵極之間的距離稱為「柵極間距」（gate pitch）。原始圖片來自英特爾，我們進行了修改。
下圖是現實中我們看到的圖像，鰭片如圖所示:
在這張圖片中，英特爾展示了從22nm到14nm的改進，可以看到，鰭片高度更高，鰭片寬度更小，鰭片間距更短，更多的鰭片嵌入到柵極中。
鰭片與金屬柵極接觸越多，鰭片與鰭片間距越小，泄漏越小，性能越好。這既是增加驅動電流的問題，也是管理寄生電容和柵極電容的問題。
在2017年IEDM展會上，英特爾展示了從43nm至54nm（正式值為46nm）的鰭片高度，從42nm開始，鰭片與柵極之間的接觸越來越多。鰭片高度可根據晶體管的需要進行調整。鰭片寬度從8nm向下移動到7nm，這意味著在這個過程中實際上有一些小於10nm的東西。為了避免寄生電容，鰭片間距需要很小，但要做到這一點，技術變得越來越具有挑戰性——對於10nm工藝，英特爾要從42nm間距遷移到34nm間距，這就是引入「自對準四重圖案成形技術」(SAQP，稍後會深入討論)的能力所在。
我在這裡引用來自WikiChip的David的話，他解釋了這是如何做到的：
從兩個犧牲層（sacrificial layer）開始，並以136nm間距對第一層進行圖案化。然後沉積並蝕刻間隔物，然後去除第一犧牲層並蝕刻到第二犧牲層，得到68nm的間距。然後沉積和蝕刻第二間隔層，去除第二犧牲層，並在鰭片中蝕刻並移除第二間隔物，這將產生原始間距的四分之一（即，所需的34nm間距）。與自對準雙圖案化（SADP）相比，這隻增加了四個額外的步驟(三個蝕刻、一個沉積步驟和沒有額外的光刻步驟)。
在生產工藝中增加更多的步驟自然會造成生產時間的損失和潛在的良品率損失。
鰭片的最終結果如下圖所示，展示了英特爾從第一代FinFET技術之後的改進：
看起來改進並不是很大，但這是推動新一代半導體性能所需的一部分。在這個尺度上，每1nm都很重要。鰭片現在更密集，並且與柵極有更多的接觸面積。這有助於驅動電流，電容以及最終的密度。英特爾還通過添加共形鈦層（conformal titanium layer）來改善源極和漏極擴散區域。鰭片和溝槽之間的接觸區域（柵極下方的灰色）需要重點關注，其目的是最小化兩者之間的接觸電阻。對於10nm，英特爾將這種鎢接觸改為鈷接觸，根據材料的不同，接觸線電阻降低了60％。
構建單元和管理單元大小
單元由固定數量的鰭片和不同數量的柵極組成。每個單元必須在頂部和底部連接接地和電源，在預定位置使其更容易進行布線和其他分析。單元幾乎就像混合搭配——多個高度一致的單元按順序排列，這取決於單元是用於覆蓋邏輯單元、邏輯單元本身，還是用於電壓穩定/隔離等。
這是一張英特爾22nm工藝的SEM圖像，顯示了具有六個鰭片和兩個鰭片的單元，但柵極長度不同。
在每個單元內，都有有源鰭片傳遞電流，而無源鰭片作為間隔物。英特爾最高密度的單元HD總共有8個鰭片，但其中只有5個是有源鰭片。
圖片來自WikiChip
這些單元用於需要密度的對成本敏感的應用，或用於IO等非高性能環境。該單元有8個鰭片，有兩個有源「P」鰭片和兩個有源「N」鰭片，還有一個可選的附加有源「N」鰭片，用於需要優先順序的各種邏輯功能(例如NAND Over NOR)。
英特爾使用的其他單元尺寸，HP和UHP，分別有10個和12個鰭片。在每種情況下，都有一個額外的P鰭片和一個額外的N鰭片，這兩個鰭片都有助於提供額外的驅動電流，以犧牲效率來提高峰值性能。單元的總高度是鰭片間距（鰭片之間的距離）乘以鰭片數量。
圖片來自WikiChip
值得注意的是，圖中淺色的鰭片通常出現在設計中，但作為設計的一部分，它們只是假鰭片。
在此上下文中測量密度的方法之一是將柵極間距（或者具體地說，Contact Poly Pitch）乘以鰭片間距(或者最小金屬間距)，這就是所謂的CPPxMMP度量。因為在此時，說「10nm」或「7nm」對工藝幾乎沒有影響，這個度量給出了工藝密度的精確概念。
從這個指標來看，你會相信台積電的7nm和三星的7nm都比英特爾的10nm稍微密集一些。這就是英特爾想要改變我們定義密度的方法，使之成為不同尺寸單元的混合的原因之一。但是這個度量並不能準確地反映使用不同高度的不同單元庫（因此每個單元具有不同數量的鰭片）。然而，單元大小並不是唯一的訣竅。
虛擬柵極
單元之間，通常會有一些用作間隔的虛擬柵極。在英特爾的14nm設計中，一個單元的兩端都有一個虛擬柵極，這意味著在單元之間會有兩個虛擬柵極。對於10nm工藝，兩個相鄰的單元現在可以共用一個虛擬柵極。
這主要是具有密度優勢，英特爾聲稱在晶元上節省了20％的面積。根據英特爾在ISSCC上展示的圖片，實際上並沒有物理柵極，而是一條非常深的溝槽。
有源柵極上接觸(COAG)
在晶體管內部，柵極接觸是施加柵極電流以控制鰭片的源極和漏極之間的控制點。通常，柵極接觸超出標準單元，如下圖所示：
這為x/y維度增加了額外的空間，但有些不可避免。對於10nm，或者至少是目前Cannon Lake中的版本，英特爾正在實施一種稱為「有源柵極上接觸」（COAG）的方法，該方法將柵極接觸放置在單元上。
這是一個複雜的變化——接觸必須位於單元上方，但不會直接干擾其任何屬性。它在製造過程中增加了幾個步驟(一次蝕刻、一次沉積和一次拋光)，但在整個晶元上提供了潛在的大約10%的面積微縮。
關於英特爾10nm工藝的報告之一是COAG是一種風險較高的實施方案，雖然英特爾已經實施了COAG，但它並不像預期的那樣可靠，因為它依賴自對準擴散來形成緊密接觸。根據我們的討論，Cannon Lake的COAG設計似乎只是在低性能/低功率，或高性能/超高功率下有效，這是分布圖譜線的兩端，而不是中間。我們希望英特爾能詳細說明他們是如何調整設計的，以及什麼時候會討論更新的10nm。
總體而言，通過CPPxMMP調整、虛擬柵極和COAG，英特爾聲稱在14nm實現了0.37倍的微縮。
應用功率傳輸：設計工作量加倍
在標準單元設計中，功率傳輸通常由自動化EDA工具管理。這通常比手工放置要快得多，從而縮短了上市時間。但是為了使密度改進起作用，英特爾必須與EDA工具供應商合作，以便在「block」級別和不同的單元對準方式下應用功率傳輸。這是一項提供了許多優化的行業工作。
標準晶元構建成一系列金屬層，以幫助傳輸數據和功率。這一系列金屬層被稱為金屬化堆疊，構成了晶元製造的「後道工藝」(back-end of line，BEOL)的一部分，並且可以獨立於晶體管設計。
鈷是一種「無障礙」導體，這意味著與銅相比，它不需要在導線之間設置障礙層，而且它可以比銅微縮得更小，能提供更有益的特性。TechInsights還報告稱，在其Cannon Lake處理器的下層檢測到了釕，但英特爾在其披露的信息中並未提及。
在每一層上放置連線與構造鰭片和溝槽不同，這就是為什麼在堆疊過程中間距會發生變化。然而，以正確的方式連接金屬功率軌道（metal power rails）是設計中的重要要求。每個單元的功率端點（power stub）通常位於corner處，通過「金屬1」層將單元連接到「金屬2」層。因此，端點被認為是在「block級別」。英特爾已經改變了這一點，並將功率端點移動到「block級別」，方法是識別常見的單元組並將它們放置在最佳位置。
圖片來自WikiChip
這不是一個微不足道的改變。目前這還不可能實現，直到英特爾用自動化EDA工具處理10nm才有可能實現。目前這可以手工完成，但這會增加晶元的設計時間。英特爾與EDA工具製造商合作的步驟是開發「block感知」自動化，這樣就可以完全在工具內部實現。這也使得金屬1層的密度更小，實際上有助於單元級別的密度。
需要注意的是，為了實現這一點，單元中的柵極間距和金屬1層間距需要對準。如上表所示，柵極間距為54nm，而M1間距僅為36nm，這是不相等的。雖然它不是相等的，但它是一個3：2的整體比例。整個比率意味著，雖然有可能不對準，但這發生在block級別。EDA工具必須處理這一問題，通常是通過添加間隔來降低密度。為了解決這個問題，英特爾將其整個單元庫複製為兩種格式：具有未對準接觸的單元和具有對準接觸的單元。這意味著，如果EDA放置工具知道存在兩個不同的版本，它可以根據位置使用所需的版本，最終節省密度，而不必使用間隙。對英特爾來說，「對準感知」是為每個單元創建兩個版本的重要一步，同時也是實現這一功能的工具的重要一步。對準感知功能會對金屬堆疊產生影響，英特爾表示，根據單元密度的不同，這可能會帶來另外5-10%的密度提升。工作量加倍也算值得！
應該說明的是，英特爾稱這是一個「已解決的問題」，我們期望英特爾將其用於未來所有間距動力學（pitch mechanics）適用的產品。
微縮連線
連線變得更小有一個重要的問題：電阻。電子通過的橫截面積越小，意味著它們被限制在一個更小的空間中，從而導致電阻的增大，兩者之間的關係成反比。
導線的電阻是電阻率（金屬的函數）乘以長度除以橫截面積。理想情況下，面積減小，使用電阻率較低的金屬有很大幫助。否則，就需要額外的驅動電流，這會產生其他連鎖效應，比如電遷移（electromigration）
因此，此時英特爾正在從銅轉移到鈷，因為它在較低的金屬層中的連線最薄。問題是，鈷的電阻率實際上比銅的電阻率高，幾乎是銅的四倍。銅得到認可的原因有兩個:一是微縮，二是電遷移。
電遷移是指高速電子通過動量傳遞將金屬原子從其所在的位置上撞出。這通常不是問題，但隨著電流的增加，橫截面積的減小，更多的電子出現，這就成為了問題。原子離得越遠，連線的電阻就越大，直到完全斷開為止。在金屬晶粒邊界處，平均自由程較長時，易發生電遷移。因電遷移而發生故障的電路是無法修復的。
人們在控制電遷移方面付出了很多努力，EDA工具被自動設計來減輕對電遷移的影響。這意味著要添加擴散阻擋層和襯墊層（barriers and liners），這就增加了整個布線尺寸。然而，這些襯墊層不像導線那樣容易微縮。
又一張來自Wikichip的令人震驚的圖片
當一根銅線被給定一定的寬度值時，其中一部分被擴散阻擋層和襯墊層所佔據，這意味著銅的實際橫截面要小得多，而且隨著我們微縮，它會加倍減小。
這就是鈷優於銅的地方（事實上還有一些別的優點）。雖然鈷的電阻率是比銅高4倍，但鈷的性質意味著擴散阻擋層只需要1nm，從而允許連線體積更大，變成塊狀。這使得鈷可以微縮到更小的連線寬度。平均自由路徑較短，從40nm降到10nm以下，這意味著電遷移不是問題。
顯然，鈷並不是萬能的，當連線寬度足夠寬時，傳統的銅埋入法是一種行之有效的低電阻率方法（鈷在面積上的增益並不能抵消電阻率大的缺點）。對於重要的層，特別是M0和M1，英特爾表示，鈷使得層間電阻（via電阻）降低2倍，層內電遷移改善5-10倍。
Wikichip的David指出，在未來的節點發展中，隨著越來越多的層越過鈷—銅交叉點，我們將開始看到鈷在堆疊中上移。或者，正如Techinsights所發現的那樣，釕可能在某些層上為人所知。
把它們放在一起
回到開頭，我們提到英特爾在其10nm工藝上的關鍵指標是滿足每平方毫米1億個晶體管。這對應於它的高密度單元庫，而非超高性能單元庫，但這仍然是一個令人印象深刻的成就。當達到這種縮微時，每個領域都需要改進：這裡10%，那裡15%，其他地方10%，一切都需要改進。在英特爾2017年的技術和製造日上，英特爾表示，對於45nm工藝的特定晶元設計，當時需要100平方毫米的晶元，而如今7.6平方毫米即可容納。
值得注意的是這張幻燈片，其中討論了英特爾計劃中的10nm產品的電容和性能。
右圖中，英特爾顯示，路線中的每個10nm版本的動態電容都低於14nm，這是件好事。然而，就左圖中的晶體管性能而言，10nm和10nm+的晶體管性能都比最新版本的14nm++低。
作為參考，Cannon Lake是英特爾稱之為「10nm」工藝節點的產品。Ice Lake是2019年底（從現在開始的8-10個月）用於消費設備的產品，位於「10nm+」工藝節點上。這意味著2019年12月的產品在晶體管性能上仍將落後於2017年10月推出的產品。新晶元將帶來一些好處，比如能耗和新的微架構，但值得注意的是，英特爾已經向媒體和投資者表明了這一點。
資料來源。值得一讀
▌https://fuse.wikichip.org/news/525/iedm-2017-isscc-2018-intels-10nm-switching-to-cobalt-interconnects/
▌https://fuse.wikichip.org/news/2004/iedm-2018-intels-10nm-standard-cell-library-and-power-delivery/
▌https://fuse.wikichip.org/news/1371/a-look-at-intels-10nm-std-cell-as-techinsights-reports-on-the-i3-8121u-finds-ruthenium/
▌https://techinsights.com/technology-intelligence/overview/latest-reports/intel-10-nm-logic-process/
▌https://www.anandtech.com/show/8367/intels-14nm-technology-in-detail
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