東芝存儲器株式會社利用PAM 4開發新型橋接晶元，提高固態硬碟的速度與容量

東京--(美國商業資訊)--存儲器解決方案全球領導者東芝存儲器株式會社(Toshiba Memory Corporation)今日宣布成功開發出一種可實現高速、高容量固態硬碟的橋接晶元。東芝利用所開發的佔用面積小、低功耗的橋接晶元，成功通過比無橋接晶元的傳統方法更少的高速信號線連接更多的快閃記憶體晶元。公司於2月20日在舊金山2019國際固態電路會議(ISSCC 2019)上宣布了這一成果。

在固態硬碟中，多個快閃記憶體晶元與管理其運行的控制器相連。一旦與控制器介面相連的快閃記憶體晶元數量增加，其操作速度降低，因此限制了可連接的晶元的數量。為了提高容量，則需要增加介面數量，但這會造成需將大量的高速信號線連接到控制器上，因此增加了實現在固態硬碟板上進行布線的難度。

東芝利用所開發的可連接控制器與快閃記憶體晶元（圖1）的橋接晶元解決了這一難題，並成功實現了三項創新技術：菊花鏈連接技術*1，以環形方式連接控制器和多個橋接晶元；使用PAM 4*2進行串列通信；以及抖動*3改進技術，可無需在橋接晶元中使用PLL電路*4。採用這些技術，能夠降低橋接晶元的開銷，並且僅通過幾條高速信號線（圖2）便能高速運行大量的快閃記憶體晶元。

橋接晶元和控制器的環形結構將橋接晶元所需的收發器數量從兩對減少到一對，縮小了橋接晶元的面積。此外，在控制器與菊花鏈式橋接晶元之間採用PAM 4串列通信，可降低橋接晶元電路的運行速度，緩解它們所需承受的性能壓力。新CDR*5利用PAM 4的特點改進抖動性，因此無需在橋接晶元中使用PLL電路，同時有助於縮小晶元面積、降低功耗。

橋接晶元原型採用28nm CMOS工藝製造，按照環形菊花鏈形式將四個橋接晶元與控制器連接對其性能進行了評估。該評估證實了所有橋接晶元和控制器在25.6 Gbps的速度下均能實現良好的PAM 4通信性能，而且也能夠實現BER*6低於10-12。

接下來，東芝會進一步提升橋接晶元性能、縮小晶元面積和降低功耗，繼續致力於開發工作，以實現前所未見的高速、大容量存儲能力。

注

*1菊花鏈：一種將多個晶元按順序連接在一起的連接方式

*2PAM 4：4電平脈衝幅度調製（包含4數值數據）

*3抖動：時鐘或信號波形時域的波動

*4PLL：鎖相環路（生成精確基準信號的電路）

*5CDR：時鐘數據恢復（從已接收的信號中恢複數據和時鐘的電路）

*6BER：位出錯率（值越低，性能越高）

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