東芝開發新的橋接晶元 可提升SSD速度和容量

2018年的SSD價格已經開始下降，更有一部分的SSD進入了1元1GB的價格。SSD的價格下降的同時，QLC快閃記憶體顆粒也開始進入市場，其相對較低的壽命與性能不經讓一些玩家感到擔憂。

近日，在舊金山的國際固態電路會議（ISSCC 2019）上，東芝宣布開發出可實現高速和大容量SSD的橋接晶元。與傳統的無橋晶元方法相比，通過採用新開發的佔用面積小、功耗低的橋接晶元，成功地用更少的高速信號線連接更多的快閃記憶體晶元。

在SSD中，主控需要連接多個快閃記憶體顆粒進行數據存儲的控制，但隨著快閃記憶體顆粒的數量越來越多，SSD的數據傳輸速度會降低，所以可連接的快閃記憶體顆粒是有限的。而為了增加容量，在需要增加介面數量的同時，也讓更多的高速信號線連接到了主控上，這也增加了SSD的PCB布線難度。

B為橋接晶元，C為主控，N為快閃記憶體顆粒

東芝通過開發連接主控和快閃記憶體顆粒的橋接晶元克服了這個問題，其中包含了三種新技術：環形菊花鏈連接、使用PAM 4進行串列通信、用於消除橋晶元中的PLL電路的抖動改善技術。

菊花鏈連接的環形配置將橋接晶元所需要的收發器數量從兩對減少到一對，讓晶元面積減小；在主控和橋接晶元之間使用PAM 4進行串列通信，讓橋接晶元內的電路操作速度減小，並且降低了收發器的性能要求；而使用具有PAM 4特性的新型CDR電路能改善抖動特性，並消除了橋接晶元對PLL電路的需求，從而縮小了橋接晶元的面積以及降低了功耗。

4條高速信號線運行速度可達25.6Gbps

通過使用這些技術，減少了橋接晶元的開銷，並且可以僅使用少量高速信號線就讓主控高速操作大量快閃記憶體晶元。原型橋接晶元採用28nm CMOS製程打造，並通過連接四個橋接晶元和環形菊花鏈中的主控來評估結果。所有橋接晶元和主控在25.6Gbps下的PAM 4通信下可以達到令人滿意的性能，並且BER（比特誤差）在10^-12以下。

東芝將繼續進一步提高橋接晶元的性能，縮小面積和降低功耗，實現前所未有的高速和大容量存儲。或許在這項技術的加持下，未來的SSD能使用中低端的主控實現更快的速度以及更大的容量，這無形也是一種惠及消費者的技術。

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