西門子明導首席研發工程師黃宇：AI晶元的可測試性設計

隨著集成電路工藝水平的提高，晶元的規模越來越大，如何在規模化生產中快速剔除不合格的晶元，減少晶元的測試周期和成本變得越來越重要，而這些都離不開DFT（Design for Test, 可測試性設計）。

可測試性設計是一種集成電路設計技術，主要任務是通過增加邏輯、替換元件以及增加引腳等方法設計特定的測試電路，同時對被測試電路的結構進行調整，提高電路的可測性，即可控制性和可觀察性。在設計階段添加這些結構雖然增加了電路的複雜程度，看似增加了成本，但是往往能夠在測試階段節約更多的時間和金錢。

目前，傳統晶元的可測試性設計已經有了成熟完善的標準、方法和工具，那麼在AI晶元時代，該如何進行晶元的可測試性設計呢？它與傳統晶元的可測試性設計有什麼不同呢？

4月25日晚8點，AI晶元設計系列課第二講將開講，由全球EDA三巨頭之一西門子明導（Mentor）首席研發工程師黃宇博士主講，主題為《AI晶元的可測試性設計》。

黃宇博士是IEEE高級會員，DAC, ITC, VTS, ATS, ETS, ASPDAC, NATW 等多個國際會議的組委會委員。擁有37項美國專利，發表了120篇國際論文，主要研究大規模集成電路的測試和診斷。本次講解黃宇博士將重點從AI晶元的可測試性設計的方法、難點、注意事項等方面進行系統講解。

課程信息

主題：AI晶元的可測試性設計

時間：4月25日

地點：「AI晶元」社群、智東西公開課小程序

課程內容

主題：AI晶元的可測試性設計

講師：西門子明導（Mentor）首席研發工程師黃宇

提綱

1.晶元可測試性設計的重要性

2.從測試角度看AI晶元的特性

3.AI晶元的可測試性設計

4.案例分享

講師介紹

黃宇，西門子明導首席研發工程師。目前在美國Portland，OR 工作。黃宇博士的研究領域包括大規模集成電路的測試和診斷，現在擁有37項美國專利，並發表了120篇國際論文。他是IEEE高級會員，也是DAC, ITC, VTS, ATS, ETS, ASPDAC, NATW 等多個國際會議的組委會委員。

入群路徑

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