台積電最新技術分享，不再是單純的晶圓代工廠|半導體行業觀察

來源：內容由公眾號 半導體行業觀察 （ID：icbank）轉載自「semiwiki」，作者：Tom Dillinger，謝謝。

編者按：每年，台積電都會在全球舉辦兩場大型客戶活動——春季台積電技術研討會和秋季台積電開放式創新平台生態系統論壇。技術研討會最近在加州聖克拉拉舉行，廣泛介紹先進半導體和封裝技術發展的最新情況。本文簡要回顧了半導體工藝演示的要點，後續文章將回顧先進封裝的內容。

台積電成立於1987年，自1994年以來一直舉辦年度技術研討會，今年是台積電成立25周年（聖克拉拉會議中心普遍強調這一點）。台積電北美總裁兼首席執行官Dave Keller表示：「第一屆矽谷研討會的與會者不足100人，而現在，出席人數已超過2000人。」

供公司發展總監Cheng-Ming Liu博士介紹了台積電汽車客戶的獨特需求，特別是在更長的產品生命周期內的持續供應。他表示：

「我們對「舊」的工藝流程的承諾是堅定不移的。我們從未關閉過一家工廠，也從未關閉過一項工藝技術。」

研究與開發/技術開發高級副總裁Y.-J.Mii博士著重介紹了工藝技術發展的三個時代，如下圖所示：

在第一階段，Dennard Scaling是指在後續的工藝節點中，將FEOL線性光刻尺寸按「s」(s < 1)的比率進行微縮，實現電路密度（1 / s^2）的提高（量度為gates / mm^2），下一階段的重點是材料的改進，而當前階段的重點是設計—技術的協同優化（馬上有更多介紹）。

在隨後的研討會上，集成互連和封裝研發副總裁DougYu博士介紹了先進封裝技術如何專註於微縮，儘管持續時間較短。 「十多年來，封裝還提供了再分布層（RDL）和凸點間距光刻的二維改進。藉助我們今天所描述的多晶元、3D垂直堆疊封裝技術——特別是台積電的SoIC產品，我們在電路密度方面取得了巨大的改善。S等於零。或者換句話說，我們實現了無限微縮。（實際上，很容易預見到產品技術將開始使用gates / mm^3進行度量。）

台積電先進工藝技術現狀的簡要介紹

（一）N7/N7+（7nm/7nm+）

台積電在兩年前的研討會上宣布了N7和N7 +工藝節點。

N7是「基線」的FinFET工藝，而N7+通過引入EUV光刻技術，為選定的FEOL層提供了更好的電路密度。設計IP從N7過渡到N7+需要重新部署，以實現1.2倍的邏輯門密度提高。主要亮點包括：

• N7正在投產，2019年預計將有100多種新的流片（NTO）。
• 關鍵IP介紹：112Gbps PAM4 SerDes。
• N7+受益於持續的EUV輸出功率（~280W）和uptime（~85％）的改善。台積電錶示：「雖然我們預計功率和uptime會進一步改善，但這些措施足以推動N7 +容量增長。」
• 台積電專註於減少N7的缺陷密度（D0）。根據台積電的說法，「在初始產量增加後，D0改進斜坡的速度比以前的節點快。」
• 台積電展示了N7晶元尺寸的分裂：移動客戶<100 mm^2，HPC客戶>300 mm^2。
• 據我所知，台積電還首次表示他們正專門為「大型晶元」追蹤D0，並報告說與其他N7產品相比，大型設計相對減少了學習。
• N7+將於2009年下半年產量上升，並表現出與N7相當的D0缺陷率。

（二）讓5G成為現實

台積電邀請高通首席技術官Jim Thompson介紹了他對N7的看法——這是一次非常有啟發性的演講：

• 「N7是5G的推動者，如我們最新的SnapDragon855版本所示。」
• 「具有256個天線單元的5G MIMO支持64個同步數字流（simultaneous digital streams），即16個用戶每個用戶在一部電話上接收4個數據流。」
• 「天線設計對於5G來說確實非常關鍵，可以克服路徑損耗和信號阻塞。人們正在尋求新的、創新的天線實施方案——歸根結底，這只是數學問題，儘管肯定是複雜的數學問題。」
• 「對於5G的採用率，肯定有很多人持懷疑態度。然而，5G的傳輸速度比4G快得多。在推出計劃中，只有5家運營商和3台OEM設備支持4G，大部分在美國和韓國。目前，有超過20家運營商和20多家OEM設備專註於5G部署，包括歐洲、中國、日本和東南亞。」
• 「此外，不要忽視5G在消費類手機以外的應用中的部署，例如無線工廠自動化。與工業機器人的通信需要高帶寬、低延遲和極高的可用性。考慮一下5G帶來的在無線環境下製造靈活性的機會。」

（三）N6（6nm）

台積電推出了一款新節點產品，名為N6。此節點具有一些非常獨特的特性：

• 與N7兼容的設計規則（例如，57 mm M1 pitch，與N7相同）
• 與N7兼容的IP模型
• 為有限的FEOL層提供EUV光刻，「比N7+多1個EUV層，充分利用了N7+和N5的學習經驗」
• 更嚴格的工藝控制，比N7更快的cycle time
• 同樣的EDA參考流程、填充演算法等，與N7相同
• N7設計可以簡單地「重新流片」（re-tapeout，RTO）到N6，以提高EUV掩模光刻的產量
• 或者，N7設計可以通過使用N6標準單元庫（H240）重新部署邏輯塊來提交新的流片（NTO），該庫利用單元之間的「公共PODE」（CPODE）設備將邏輯塊密度提高~18%。
• 2020年第一季度開始風險生產（圖示為13級金屬互連堆棧）
• 儘管設計規則與N7兼容，但N6還引入了一個非常獨特的功能「M0路由」。

下圖說明了「典型」FinFET器件layout，其中M0僅用作局部互連，用於連接multi-fin器件的源極或漏極節點，並在單元內用於連接通用nFET和pFET原理圖節點。

我需要更多地思考使用M0作為路由層的機會，台積電錶示EDA路由器對此功能的支持仍然是合格的。

在我看來，N6是台積電引入「半節點」流程路線圖的延續，如下圖所示。

半節點工藝既是工程驅動的決策，也是業務驅動的決策，目的是提供低風險的設計遷移路徑，為現有N7設計提供一個降低成本的選項，作為一個「mid-life kicker」。

N6的引入也凸顯了一個問題，這個問題將變得越來越棘手。集成外部IP的設計的遷移取決於IP提供商的工程和財政資源，以便按照適當的時間表在新節點上開發、發布（在測試站點上）、表徵IP並對其進行鑒定。N6提供了在不受外部IP釋放約束的情況下引入kicker的機會。

（四）N5（5nm）

工藝節點N5合併了額外的EUV光刻，以減少需要大量多重曝光處理的圖層的掩模數。

風險生產於19年3月開始，高產量增長將在2020年第二季度台南Gigafab 18完成（19年3月完成的第1階段設備安裝）

旨在同時支持移動和高性能計算「平台」客戶；高性能應用程序將希望使用新的「超低Vt」（ELVT）器件

1.5V或1.2V I / O器件支持

計劃提供N5P(「PLUS」)產品，在恆定功率下可提高+7%的性能，或在恆定perf 下比N5降低約15%的功率（N5後一年）

N5將使用高移動性（Ge）器件溝道

先進材料工程

除了N5推出高移動性溝道外，台積電還強調了其他材料和器件工程更新：

• 超高密度MIM產品（N5），具有2X ff/um*2和2X插入密度
• 新型低K介電材料
• 金屬反應離子蝕刻（RIE），取代 Cu damascene，實現金屬間距<30um
• 石墨烯「cap」，降低Cu互連電阻率

改進的局部MIM電容將有助於解決由於較高的柵極密度而增加的電流。台積電指出，高性能（高開關活動）設計可實現預期的個位數性能提升。

節點16FFC和12FFC都得到了器件工程改進：

• 16FFC+ ：與16FFC相比，+10% perf @恆功率，+20%POWER@恆定perf
• 12FFC+ ：與12FFC相比，+7% perf @恆功率，+15% POWER@恆定 perf

這些節點的NTO將在2019年第三季度被接受。

台積電還簡要介紹了正在進行的未來節點材料研究的研發活動， 例如，Ge nanowire/nanoslab器件溝道，2D半導體材料（ZrSe2，MoSe2），請見下圖（來源：台積電）。

Fab運營高級副總裁j.k Wang博士詳細討論了正在進行的降低DPPM和保持「卓越製造」的努力。特別值得注意的是為滿足汽車客戶苛刻的可靠性要求而採取的步驟。Wang博士演講的重點包括：

「自引入N16節點以來，我們在頭6個月加快了每個節點的產能提升速度。2019年N7的產能將超過每年100萬塊12英寸晶圓。自2017年以來，隨著Gigafab 15的第5至7階段已經投產，N10/N7產能增長了兩倍。」

「我們實施了積極的統計過程式控制制（在控制晶圓現場進行測量），以便及早發現、停止和修復過程的變化，例如基線測量的向上/向下偏移、方差偏移、工具之間的不匹配。我們建立了二維晶圓剖面測量標準，並對每個晶圓的『驗收』剖面進行在線監測和比較。」

「N7的DDM降低率是所有節點中最快的。」

「對於汽車客戶，我們實施了獨特的措施，以實現苛刻的DPPM要求。我們會把壞區域中的好晶元標記出來。而且邊際批次會有SPC標準，它們會被廢棄。」

「我們將支持特定於產品的規格上限和下限標準。我們將報廢超出規格限制的晶圓，或保留整批晶圓進行客戶的風險評估。」（見下圖。資料來源：台積電）

台積電的不同技術平台

台積電開發了一種針對流程開發和設計支持功能的方法，主要關注四個平台——移動、HPC、物聯網和汽車。汽車事業部總監Cheng-Min Lin博士介紹了該平台的最新情況，以及汽車客戶的獨特特點。

（一）汽車平台

Lin博士指出：「汽車系統既需要先進的ADAS邏輯技術，如N16FFC，也需要先進的V2X通信射頻技術。儘管從現在到2022年，汽車的複合年均增長率預計僅為1.8%，但半導體內容的複合年均增長率將為6.9%。

他繼續說:「L1/L2功能的使用率將達到30%左右，額外的MCU應用於安全、連接，以及電動/混合電動汽車功能。每輛車大約有30-40個單片機。」（在他的圖表中，預測L3/L4/L5的使用率在2020年約為0.3%，2025年為2.5%。）

「數字儀錶板駕駛艙可視化系統的採用率也將提高，進一步推動半導體增長，2018年為0.2%，2025年達到11%。」

L2+

SAE International將自動駕駛輔助和最終自動駕駛的支持水平定義為「1級至5級」。也許是因為認識到實現L3到L5的困難，因此提出了一個新的「L2+」級別（儘管在SAE之外），帶有附加的攝像機和決策支持功能。

「L2+型汽車通常會集成6個攝像頭、4個短程雷達系統和1個遠程雷達單元，需要超過50GFLOPS圖形處理和>10K DMIPS導航處理吞吐量。」

N16FFC，然後是N7

16FFC平台已通過汽車環境應用認證，例如SPICE和老化模型，基礎IP特性，非易失性存儲器，介面IP。N7平台將於2020年通過（AEC-Q100和ASIL-B）認證。Lin博士表示：「汽車客戶往往落後消費者採用約2~3年來利用DPPM學習，儘管這一間隔正在縮短。我們預計N7汽車將在2021年被廣泛採用。」

「台積電射頻CMOS產品將用於SRR、LRR和LIDAR。16FFC-RF增強型工藝將在2020年2季度符合合汽車平台的要求。」

（二）物聯網平台

台積電物聯網平台專註於低成本，低（有源）功耗和低泄漏（待機）功耗。物聯網業務開發總監Simon Wang博士提供了以下最新信息：

工藝流程路線圖

• 55ULP, 40ULP (w/RRAM): 0.75V/0.7V
• 22ULP, 22ULL: 0.6V
• 12FFC+_ULL: 0.5V (目標)
• 為22ULL節點引入新器件：EHVT器件，超低泄漏SRAM

22ULL SRAM是一種「雙VDD rail」設計，具有獨立的邏輯（0.6V，SVT+HVT）和bitcell VDD_min（0.8V）值，可實現最佳待機功耗。

22ULL節點還獲得非易失性存儲器的MRAM選項。

請注意，一種新的方法將被應用於低VDD設計的靜態時序分析。基於階段的OCV（降階乘法器，derating multiplier）單元延遲計算將使用自由變異格式（LVF）過渡到sign-off。

下一代物聯網節點將是12FFC+_ULL，風險生產將在2020年第二季度開始。（具有SVT低VDD標準單元, 0.5V VDD）

（三）射頻

台積電強調了RF技術的過程開發重點，作為5G和汽車應用增長的一部分。RF和模擬業務開發總監Jay Sun博士重點介紹了以下要點：

• 對於RF系統收發器，22ULP / ULL-RF是主流節點。對於更高端的應用，16FFC-RF是合適的，其次是2020年下半年的N7-RF。
• 重要的器件研發正在研發，以增強這些節點的器件ft和fmax，期待2020年的16FFC-RF-Enhanced（fmax> 380GHz）和2021年的N7-RF-Enhanced。
• 新的頂級BEOL堆疊選項可用於「升高」的超厚金屬，用於電感器，使之具有更高的Q值。
• 對於低於6GHz的RF前端設計，台積電將於2019年推出N40SOI——從0.18微米SOI過渡到0.13微米SOI，再過渡到N40SOI，以此提供ft和fmax大幅改進的器件。

先進封裝方面的表現

從研討會我們可以看得出，台積電顯然已從一家「純」晶圓級代工廠轉型為複雜集成系統模塊的供應商——或者根據台積電CEO C.C.Wei的說法，台積電是「大規模納米生產創新」的領先供應商。這是多年研發投資的成果，例如，請參閱下文「SoIC」部分中關於3D堆疊的討論。

集成互連和封裝研發副總裁Doug Yu博士提供了詳細的最新信息。Yu博士將封裝技術分為獨特的類別——「前端」3D晶元集成（SoIC）和「後端」封裝進展（CoWoS, InFO）。此外，他還介紹了焊盤間距和 Cu pillar/ SnAg凸點光刻技術的進展，特別提到了汽車級可靠性要求。

(1)凸點（Bumping）技術

台積電繼續推進凸點技術，可實現60-80um的凸點間距（適用於較小的晶元）。

(2)CoWos

台積電最初的2.5D封裝產品是chip-on-wafer-on-substrate(CoWoS)，它通過使內存「更接近處理器」，實現了非常高性能的系統集成。

? > 50種客戶產品

? 台積電正在開發「標準化」配置，例如，從具有2個或4個HBM的1個SoC，演變為具有8個HBM2E的2個以上SoC（96GB @ 2.5TB /秒）

相應地，台積電將把最大2.5D中介層佔用空間從1X光罩（~50x50）擴展到3X（~85x85），具有150um的凸點間距。

? 硅中介層支持5個金屬層和（新）深溝道電容——請參見下圖。

(3)InFo

台積電繼續發展集成FanOut（InFO）封裝產品。回想一下，InFO是使用「重組晶圓」成型化合物集成（多個）晶元的手段，以提供用於RDL圖案化的封裝襯底。InFO以傳統的小封裝WLCSP技術為基礎，以實現（大面積）重分布互連和高凸點數——請參見下圖。

InFO-PoP支持在基極頂部堆疊邏輯晶元和DRAM晶元，使用through-InFO-vias（TIV）將DRAM連接到金屬層。InFO-PoP開發的重點是改善TIV的間距和縱橫比（垂直面與直徑）。

InFO-on-Substrate產品將（多晶元）InFO模塊連接到（大面積）基板，充分利用為CoWoS開發的多光罩綁結技術（multiple reticle stitching technology）。

(4)SoIC（「前端」3D集成）

研討會關於封裝的重要公告是介紹了「前端」3D晶元堆疊拓撲，稱為SoIC（System-on-Integrated Chips集成系統晶元）。

SoIC是一種多晶元之間的「無凸點」互連方法。如下圖所示（來自台積電早期的一篇研發論文），來自基模的Cu焊盤和來自（變薄的）頂部晶元的裸露的Cu「nails」利用熱壓結合來提供電氣連接。（在 die-to-die介面也存在合適的底部填充材料。）

? 晶元中的硅通孔提供連接，間距非常緊湊。

? 支持face-to-face和face-to-back晶元連接。 「已知良好」的堆疊晶元可以是不同的尺寸，在堆疊層上具有多個晶元。

? 台積電展示了一個3高垂直SoIC 堆疊（3-high vertical SoIC stack）實體模型。

? EDA支持可用：物理設計（DRC、網路列表/LVS）、寄生提取、時序、IR/EM分析、信號完整性/功率完整性分析、熱/材料應力分析。

? SOIC封裝產品的資格目標是2019年。（我從單獨的台積電公告中了解到，SoIC的將在2021年量產。）

總結

幾年前，有人半猜測半開玩笑說，「只有7個客戶能負擔得起7nm設計，只有5個客戶能負擔得起5nm」。

顯然，N7/N6和N5在移動通信、HPC和汽車（L1-L5）應用中的發展勢頭打消了這種想法。台積電正通過DTCO大力投資這些節點，充分利用EUV光刻領域的重大進展和新材料的引入。

另外，我們也看到，除了傳統的晶圓代工以外，台積電的2.5D和InFO「後端」封裝產品都在不斷發展，重點是推出SoIC拓撲結構的緊密間距Cu壓接全3D堆疊晶元。可用的電路密度（mm ^3）將非常吸引人。然而，利用這項技術的挑戰相當大，從系統架構分區到堆疊晶元介面的複雜電氣/熱/機械分析，全都包括在內。

摩爾定律絕對具有活力，儘管需要戴上3D眼鏡才能看到。

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