台積電自研晶元？|半導體行業觀察

來源：本文由公眾號半導體行業觀察（ID：icbank）翻譯自「wikichip」，謝謝。

編者按

昨天，有一則關於台積電自研晶元的文章刷爆了筆者的朋友圈。行業內的媒體的報道尚算中肯，也就是談了台積電做了一個什麼樣的晶元，提供了怎麼樣的一個Demo，但有些標題黨的作者甚至用「台積電要搶高通生意」這樣的字眼來吸引讀者。無論如何，這都與筆者所了解的台積電不一樣。

為了讓大家了解「台積電自研晶元」這件事，筆者特意翻譯了wikichip的這篇文章，幫助讀者理解整件事的真相。

以下為文章正文：

隨著基於小晶元（chiplet）的設計從研究轉向生產，我們看到了來自工業界的小晶元論文的新流入。本月早些時候在日本京都舉行的VLSI 2019上，台積電展示了自己的「小晶元」設計。

據雷鋒網的報道，所謂「chiplet」是一種晶元，封裝了一個IP（知識產權）子系統。它通常是通過高級封裝集成，或者是通過標準化介面使用。至於它們為什麼會變得如此重要，這是因為我們的計算和工作類型呈爆炸式增長，目前沒有一種全能的辦法來應對這些問題。從根本上說，對一流技術的異構集成是延續摩爾定律的一種方式。

使用基於小晶元的設計具有一些顯著優點，例如更快的開發周期和更高的產量來降低成本。但它也帶來了一系列新的挑戰，這些挑戰源於在基於小晶元的設計中追求類似單片產品（monolithic-like）的功耗和性能特性。因此，當中的主要挑戰是互連和封裝技術。雖然這些挑戰仍然懸而未決，但已經有多種具有不同性質的解決方案被提出。在超大規模集成電路研討會上，台積電展示了他們的一些技術，試圖解決這些挑戰。

台積電試圖驗證的三個主要特性是：

• ARM核心在4 GHz以上工作Bidir互連網狀匯流排（Interconnect Mesh）在4 GHz以上CoWoS和LIPINCON的速度為8 GT / s且<1 pJ / bit

值得注意的是，此研究和技術驗證旨在用於高性能計算。因此，這些內核擁有非常高的時鐘，高速率的內部互聯速率，以及高密度線路和每比特傳輸極低功率的晶元間鏈路（inter-chip links with high-density wires and very low power per bit transfer）。

首先看晶元方面；

該晶元本身是一種雙小晶元設計，但該技術本身可以通過額外的物理層（PHYS）相對容易地擴展到容納更大數量的小晶元。每個小晶元都是在台積電7納米節點上製造，擁有15個金屬層。裸片本身只有4.4 mm×6.2 mm（27.28 mm2）。台積電採用了四個ARM Cortex-A72核。針對turbo頻率大於4GHz電壓操作，配備了高性能的cell（7.5T，3p + 3n）並定製設計1級高速緩存單元。還有兩個2級緩存塊。每個是1 MiB。這些是使用它們的高電流位單元（bitcells）並以半速運行來實現的。此外還有一個大型的6 MiB 3級緩存，使用高密度位單元實現，並以四分之一速度運行。

台積電採用了在高性能晶元中常見增強功能。典型的h-tree被用來將時鐘分布的偏差從22ps減少到8ps。高性能時鐘偏差以及via towers被廣泛用於進一步改善關鍵路徑上的時序。統計顯示，整個設計共有五個電壓域（voltage domains）：0.8V SOC、0.8V ADPLL、0.3-0.8V Lipincon、0.8V L3和0.3-1.2V CPU。該晶元採用全數字鎖相環，其抖動小於10ps，用於為CPU、互連和內存生成三個時鐘域（clock domains ）。

在1.20的電壓下，Cortex核可以達到4GHz (signoff).。這個數字是基於運行Dhrystone模式工作負載的核心測量得到的。

其次來看一下網狀互連（Mesh Interconnect）；

該裸片包括網狀互連。互連測試可通過片上分組生成單元（on-die packet generation unit ）和分組監控單元（packet monitoring unit）完成。有六個雙向觸發器（bi-directional flip-flop）網格站（mesh stations）——每個邊緣一個，中間兩個。這些工作站圍繞整個小晶元，間隔大約2毫米。網狀互連是1968位寬，並使用具有相反方向信號（opposite direction signals ）的逐位交錯線路（bit-wise-interleaved wires ）在M12和M13中布線，以最小化耦合（ minimize coupling）。

總之，片上網狀互連（on-die mesh interconnect）可以在4 GHz（0.8 V）到5 GHz（1.2 V）之間正常工作。緩存和Cortex集群都連接到最近的左下角（bottom-left ）網格停止點（垂直方向時）。

互連可在0.76V下達到4GHz的頻率。

再看一下晶元互聯；

每個小晶元上都有兩個LIPINCON（Low-voltage-In-Package-INterCONnect簡稱）介面。每個物理層的測量值僅為0.42 mm×2.4 mm（1.008 mm2）。這些是單端（single-ended），單向（unidirectional），低擺幅介面（low-swing interfaces）。一個介面用作與L3通信的主設備，而第二個介面是用於相反方向的從設備。

與SoC的其他部分不同，由於電源接地（power-ground）雜訊問題，專用時鐘有一個獨立的PLL。每個物理層使用2：1多路復用功能，以便將速度加速到8 Gb / s。每個子通道有兩個延遲鎖相環（ DLL）：一個減少PVT變化，另一個用於減少時鐘偏差，使系統級晶元和物理層之間的時鐘相位對齊。由於使用單相鎖相環，因此會採用兩個環路——第一個環路鎖定進入的時鐘周期，並將其分為八個相位，第二個環路將該相位分為16個步驟。換句話說，在4 GHz（250 ps）下，您將看到低於2 ps的解析度。

在本篇論文中，兩個裸片連在一起。第二個小晶元旋轉180度，用於LIPINCON PHY基台（abutment）。

晶元本身採用了台積電COWOS（Chip on Wafer on Substrate）2.5D封裝技術，也就是將邏輯晶元和DRAM 放在硅中介層（interposer）上，然後封裝在基板上。台積電在這裡應用，就意味著硅中介層（silicon interposer）將用作安裝在其上的兩個相同小晶元的基板。

使用硅中介層可以採用更小的凸塊（bumps），使得小晶元之間的導線更密集和更低。在這種設計中，使用了一個非常激進的40μm的微凸距，兩個裸片之間只有100微米的間隔。

我們最後來看一下技術比較；

在兩倍的時鐘速度下，物理層運算速度為8GT/s。在互連寬度（ interconnect width）為320位時，兩個裸片之間的總帶寬為320 GB / s。在40μm的bump pitch 下，這實際上是我們在最近的晶元設計中看到的最激進的間距之一，它還可以達到1.6 Tb / s /mm2的數據通量。下表對比了AMD和Intel最近的兩款小晶元設計。值得一提的是，英特爾之前曾提到過EMIB（嵌入式多晶元互連），其bump pitches為45μm，甚至將電流密度增加一倍至35μm。

但是，到目前為止，我們還沒有發現任何能夠證明這些功能的英特爾產品（包括Kaby Lake G）。

編後語：

看完整個報道，我們可以看到，這個台積電做晶元的事情，其實就是台積電展現一下他們在最近熱門的chiplet方面的實力。換句話說，這與某些讀者所理解的自研晶元，不是同一個概念。你對這又有著怎樣的了解和看法？歡迎留言討論！

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