5nm之後的晶體管選擇：全新GAA技術初探

來源：內容來自「 微型計算機」，作者：李實 ，謝謝。

半導體工藝發展是一個永恆的話題。從摩爾定律誕生之後，半導體產品技術的發展、性能的進步和普及速度的快慢，最終幾乎都和工藝相關。沒有好的工藝，半導體產業幾乎無法快速前行。不過，近期隨著工藝快速進步，技術難度越來越大，人們發現傳統的工藝技術已經無法滿足7nm以下的製程了。好在科學家們通過努力研發，在FinFET之後，又帶來了全新的GAA工藝，希望延續現有半導體技術路線的壽命，進一步推進產品向前發展。

「

尺寸越小、難度越大

FinFET逐漸失效

」

半導體工藝製程在進入32nm以下的節點後，每一步都歷盡艱辛。在如此小的尺度上，人們習以為常的傳統物理定律都會逐漸失去效果，量子效應逐漸成為製程前進的攔路虎。為此，科學家和工程師們在過去的數年間發明了各種各樣的增強技術來對抗繼續微縮尺度所帶來的不確定性。包括High-K、特種金屬、SOI、FinFET、EUV等技術紛至沓來，終於將半導體工藝的典型尺寸推進至7nm時代、甚至5nm時代。但是如果要進一步向更小尺寸的工藝節點前行的話，人們又遇到了更多的麻煩。

現有半導體製造的主流工藝往往採用「鰭片晶體管」也就是FinFET技術進行，它成功地延續了22nm以下數代半導體工藝的發展。從技術發展角度來看，平面晶體管在尺寸縮小至22nm後，漏電流控制將變得很困難。這是因為勢壘隧道效應導致了電流泄露。

所謂勢壘隧道效應，是指雖然源極和漏極被絕緣的物體隔開無法導通，但是在絕緣層越來越薄之後，源極和漏極之間的距離也越來越近，最終兩者過於靠近，稍微施加電壓就會使得電子以概率的方式穿透絕緣層到達另外一端，這就帶來了漏電流和功耗問題。解決問題的方法就是FinFET，也就是將漏極和源極「立起來」，柵極再垂直構造，形成了經典的FinFET「鰭片」結構。這種經典的結構不但在很大程度上增厚了絕緣層、解決了平面晶體管的隧道效應，還為柵極帶來了更多有效的接觸面，使得電流阻礙降低，發熱也隨之下降。

FinFET示意圖

從22nm時代開始，FinFET就成為各家廠商用於縮小晶體管尺寸的法寶。不過再好的法寶也有失效的一天。隨著晶體管尺度向5nm甚至3nm邁進，FinFET本身的尺寸已經縮小至極限後，無論是鰭片距離、短溝道效應、還是漏電和材料極限也使得晶體管製造變得岌岌可危，甚至物理結構都無法完成。

一個典型的例子就是，在5nm之後，FinFET幾乎已經達到了物理極限，其不斷拉高的深度和寬度之比（為了避免短溝道效應，鰭片的寬度應該小於柵極長度的0.7倍），將使得鰭片難以在本身材料內部應力的作用下維持直立形態，尤其是在能量更高的EUV製程導入之後，這樣的狀況會更為嚴重，甚至光子在如此小的尺度下將呈現量子效應從而帶來大量的曝光噪音，嚴重影響了產品的質量和性能。另外，柵極距過小將帶來不可控的情況。

以英特爾工藝為例，14nm製程下，柵極距是70nm，10nm工藝下柵極距是54nm。柵極距隨著工藝演進而不斷縮小，IMEC的模擬顯示，柵極距在現有FinFET技術下的極限是42nm，製程達到5nm甚至3nm時，柵極距還會縮小，當小於42nm時，人們引以為傲的FinFET將無法繼續使用下去。

當FinFET在5nm以下的技術節點包括3nm、1.5nm上出現各種問題，甚至徹底失效的時候，人們應該如何製造晶體管密度更高、單個晶體管典型尺寸更小的晶元呢？

英特爾10nm和14nm工藝對比，注意10nm工藝柵極距離降低至54nm。

英特爾10nm鰭片對比14nm，注意寬高比。

「

環繞

全新GAA技術登場

」

由於FinFET技術即將在7nm之後的某個節點下變得不可用，未來半導體製造技術應該如何發展，業內各大廠商和著名的研究機構都提出了自己的看法。其中一種比較主流的方式被稱作Gate-All-Around環繞式柵極技術，簡稱為GAA橫向晶體管技術，也可以被稱為GAAFET。

FinFET之後的技術路線進展方案

這項技術的特點是實現了柵極對溝道的四面包裹，源極和漏極不再和基底接觸，而是利用線狀（可以理解為棍狀）或者平板狀、片狀等多個源極和漏極橫向垂直於柵極分布後，實現MOSFET的基本結構和功能。這樣設計在很大程度上解決了柵極間距尺寸減小後帶來的各種問題，包括電容效應等，再加上溝道被柵極四面包裹，因此溝道電流也比FinFET的三面包裹更為順暢。在應用了GAA技術後，業內估計基本上可以解決3nm乃至以下尺寸的半導體製造問題。

從2D晶體管到GAA技術的對比

GAA技術作為一款正處於預研中的技術，各家廠商都有自己的方案。比如IBM提供了被稱為硅納米線FET（nanowire FET）的技術，實現了30nm的納米線間距和60nm的縮放柵極間距，該器件的有效納米線尺寸為12.8nm。此外，新加坡國立大學也推出了自己的納米線PFET，其線寬為3.5nm，採用相變材料Ge2Sb2Te5作為線性應力源。

不僅如此，諸如英特爾、台積電等廠商也在討論5nm以及以後時代的GAA工藝發展情況，但都沒有太多消息釋出。無論廠商如何改變，所有的GAA方案基本的結構都是相似的，只是在垂直於柵極的鰭片形狀上做一些改變，以適應自家工藝並儘可能在生產製造中簡化流程。

目前已知的幾種不同形態的GAA鰭片結構分別包括：

● 比較常見的納米線技術，也就是穿透柵極的鰭片採用圓柱或者方形截面；

● 板片狀結構多路橋接鰭片，穿透柵極的鰭片被設計成水平板狀或者水平橢圓柱狀（長軸和基地平行）截面；

● 六角形截面納米線技術，顧名思義，納米線的截面是六邊形；

● 納米環技術，穿透柵極的鰭片採用環形方案。

這四個主流技術是目前GAA研究的主流方向。其中，三星在發布會上詳細解釋了自家的GAA技術方案，說明自家採用的是板片狀結構多路橋接鰭片，並根據不同的場合有不同的改變。

三星對外宣稱的GAA技術英文名為Multi-Bridge Channel FET，縮寫為MBCFET，實際上就是板片狀結構多路橋接鰭片。三星對此作出的解釋是，目前主流的納米線GAA技術，溝道寬度較小，因此往往只能用於低功率設計，並且製造難度比較高，因此三星沒有採用這種方案。並且三星認為FinFET在5nm和4nm工藝節點上都依舊有效，因此在3nm時代三星才開始使用新的MBCFET技術。

三星給出的從2D晶體管到GAA技術，電壓曲線示意圖。

從三星的介紹來看，GAA技術有可能根據鰭片尺寸和形態的不同，面向不同的客戶。三星指出，垂直於柵極的納米線或者納米片的形態將是影響最終產品功率和性能特徵的關鍵指標，納米片和納米線的寬度越寬，那麼溝道尺寸和面積就越大，相應的性能越好，功率表現就越出色。三星在其PDK設計中提供了四種不同的方案，可以在一個晶元中不同地區使用，也可以直接使用於製造整個晶元。

三星對比納米線GAA和自家的板片狀結構多路橋接鰭片GAA

三星宣稱GAA技術所能帶來的性能提升

在這四個方案中，專註低功耗晶元或者部件可以考慮使用更窄的納米片（線），而高性能的邏輯晶元部分可以使用更寬的納米片。相比之下，對於給定的工藝節點，FinFET只有一個功率和頻率的可選項，因此顯然沒有GAA靈活。

除了本身的形態和特徵外，另外一些資料還顯示了三星GAA技術的一些細節參數。近期，三星、IBM和格羅方德公布了GAA工藝的一些細節，其中給出了EUV光刻製造的GAA產品的具體參數。比如採用納米板製造，溝道材料為硅，溝道數量為3條，溝道厚度為5nm，三條溝道之間的距離為10nm，柵極長度12nm，多晶硅觸點節距為44/48nm等。

IBM試製的5nm工藝下GAA技術的鰭片，可見三個重疊的圓形納米線。

另外，這份資料還給出了一些GAA製造的SRAM的相關圖片和參數，在不同的位置，納米板片的溝道寬度從15nm到45nm不等，印證了三星宣稱的可以在同一個晶元上採用不同的方案製造不同的區域。

在性能方面，三星給出了一些參考值。三星宣稱相比7nm工藝而言，新的0.1版本的GAA技術電壓可以下降至0.7V，並且能夠提升35%的性能、降低50%的功耗和45%的晶元面積。注意，這只是最初版本的GAA工藝，三星會進一步優化技術，直到相關技術完全成熟。

三星的路線圖顯示，2020年三星就可以配合客戶以3nm GAA（三星稱之為3GAE）開始流片，2020年底就能夠開始風險試產，2021年可能會大規模量產。另外，三星還將在2021年推出新一代的3GAP作為目前3GAE的優化版本，新的3GAP將重點放在性能的優化上，2021年風險試產，2022年大規模量產。

對於三星在GAA上的努力，業內消息稱英特爾高級院士Mark Bohr作出評價稱，三星的新設計並沒有吹噓的那麼優秀，只是將傳統的FinFET平躺下來而已，目前還不是很清楚是否這樣技術比納米線更為出色。

「

製造

成本昂貴的GAA

」

半導體工藝發展到現在，雖然單個晶體管成本下降，但是就整體工藝流片和投產而言，成本是一路上揚的，並且技術難度越來越高，新世代工藝已經高度集中到三星、台積電和英特爾三家廠商手中，其他廠商無論是錢不夠，還是技術不夠，都已經無法染指新的GAA工藝。

IBS給出了數據顯示了從65nm到5nm時代，不同工藝設計晶元的成本情況。其中28nm工藝的成本為0.629億美元，但到了5nm時代，成本將暴增至4.76億美元，在3nm GAA時代，這個數值將進一步提升。三星宣稱3nm GAA技術的成本比5nm會上升一些，可能會超過5億美元。

不同工藝時代典型的晶元流片的成本圖，可見28nm之後成本開始迅速上升。

昂貴的價格相對應的是極高的工藝難度。三星給出的有關製造GAA晶體管的工藝過程顯示，GAA的製造和傳統的FinFET有一定的相似之處，但是其技術要求更高，難度也更大一些。GAA製造方式主要是通過外延反應器在集體上製造出超晶格結構，這樣的結構至少需要硅鍺材料或者三層硅材料堆疊而成，並且還需要形成STI淺槽隔離，接下來需要多晶硅偽柵成像、隔離層和內部隔離層成型、漏極和源極外延、溝道釋放、高K金屬柵極成型、隔離層中空、環形觸點成型等。其中的難點在於如何環繞著納米線（片）溝道的柵極，其中STI淺槽隔離結構後期的隔離層等製造都非常困難。

MBCFET製造示意圖

除了製造本身外，GAA工藝要求EUV光刻的配合。因為現在半導體尺寸已經如此之小，甚至遠遠小於光源的波長，EUV已經是必須的方法。但是目前EUV光刻機還不夠成熟，晶元產能和速度都不夠快，因此在早期可能只有一部分採用EUV光刻完成，其餘的部分依舊會採用沉浸式光刻和多重成像技術。

EUV光刻精度更高，GAA必須使用EUV光刻製造核心部分。

舉例來說，目前的EUV光刻的功率不夠，需要延長輻照時間，因此只能做到每小時90片晶圓，而業內的目的是每小時125片。此外，還有一些諸如光子噪音等問題也會影響到GAA的最終效果。另外，在檢驗和測量方面，GAA技術也會帶來成本的上升。好在GAA的生產過程和FinFET的步驟有很多部分可以共用，廠商需要作出的改動不大，這也是GAA技術被選中成為下一代晶體管製造核心技術的重要原因之一。

值得一提的是，在三星的官方宣傳中，三星宣稱其MBCFET技術和現有的FinFET技術完全兼容，廠商可以利用現有的FinFET技術設計好相關產品後平滑遷移至MBCFET，不需要額外的成本和驗證，三星將使用全新的工具支持這一過程的完成。

三星宣稱其MBCFET技術和現有的FinFET技術完全兼容

三星的GAA發展路線圖，3GAE之後還有3GAP。

「

展望

GAA時代即將來臨？

」

雖然目前包括三星、台積電、英特爾都對GAA技術表示興趣或者已經開始試產，但是GAA技術究竟是不是5nm之後甚至3nm和更遠時代的最佳選擇，業內還是有一些不同意見，但就目前來看，GAA還是很接近的。

台積電雖然沒有像三星那樣直接給出官方說明，但是也已經開始GAA相關技術的研發和試產。業內人士表示，台積電也已經完成了環繞式閘級結構晶體管的生產，但是採用的是圓形鰭柱，其典型尺寸比現有工藝縮小了30%。不過技術上也存在一些難題尚未解決，其中核心難題就是蝕刻部分，另外一些消息顯示中芯國際也在開發GAA相關技術。

業內對半導體工藝發展的一些預測

在未來的發展前景上，目前各大廠商所使用的橫向的納米線或納米片可能只能在3nm到2nm時代有用，這意味著大量的資金投入可能只能維持一代節點。在2nm節點之下，橫向布置的方案就會變得不可用，這是因為一個標準的單元最起碼需要三層納米片或者納米線才能完成，2nm時代橫向方案完成三層設計幾乎是不可能的。其中被選的方案包括垂直納米線或者互補場效應晶體管。總的來看，目前的技術儲備依舊足夠人們利用現有的半導體製造工藝和設計演進至2nm甚至1nm時代，至於未來進一步的發展，目前尚不得而知。

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。

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