關於晶體管的微縮，IMEC是這樣看的
7月8日，IMEC在Semicon West之前舉辦了一個技術論壇。我看到了這些論文，並採訪了其中三位作者。以下是我認為他們研究的關鍵點的總結。
Arnaud Furnemont
Arnaud Furnemont的演講名為「From Technology Scaling to System Optimization」。簡單的2D尺寸縮放已經放緩。設計工藝協同優化（DTCO）已導致標準單元高度降低，但隨著單元高度降低，鰭片數量也隨之減少，因此需要器件工藝優化以保持性能。依靠DTCO來微縮晶元面積仍然很重要，但我們還需要從系統工藝協同優化（STCO）的系統角度自上而下地進行面積微縮。
隨著尺寸縮小，每種技術最終都會達到極限，並且需要從2D到3D的過渡。我們已經看到2D NAND轉換到3D NAND時會發生這種情況。對於DRAM來說，他不相信D13/ D14節點下的電容器能夠繼續縮放下去，因此需要3D的解決方案。3D XPoint 存儲器需要增加層數，邏輯工藝也必須轉換為3D的。
圖1總結了工藝技術對存儲器半節距的限制。
圖1.存儲器縮放的限制
對於邏輯工藝的縮放，存在以一種比較智能方式：依照功能分區域分工藝製作。最後採用微型TSV工藝和薄型晶圓背面供電方式，將單獨製造的SRAM和邏輯晶元集成起來，以提供更高度優化的解決方案，見圖2。
Naoto Horiguchi
Naoto Horiguchi發表了一篇題為「Vertical Device Options for CMOS Scaling」的論文。論文的主要觀點是，相比於以往水平放置的SRAM，垂直器件可以使SRAM陣列面積縮小，見圖3。
圖3.垂直晶體管SRAM
而且這項工作和之前的論文相符，因為通過製造僅SRAM陣列，工藝製程相對於完整的邏輯製程得以簡化，例如SRAM僅需要大約4個金屬互連層，而前沿邏輯製程需要12層或更多。
圖4和圖5展示了5nm節點級別的垂直SRAM陣列的基本工藝流程。藍色的工藝步驟是EUV層（注意頂部電極是加粗藍色字體（Nanowirepillars），但也是EUV層）。
這項工作也發表在VLSI Technology Forum [1]，和通過圖4和圖5以及VLSI論文的分析可以得到更詳細工藝製程的概括如下。
1.沉積N型外延層。
2.使用2個張掩模來製造高摻雜的N和P阱。
3.生長70nm厚的P型溝道外延層。
4.用EUV掩模和蝕刻工藝來形成8nm直徑的納米線柱陣列。蝕刻量是大約100nm接觸到高摻雜阱中。
5.用EUV掩模和蝕刻工藝形成多組柱之間的淺槽隔離。
6.填充溝槽，然後回蝕刻氧化物凹槽，這暴露出納米柱的上部區域以形成柵極。
7.進行化學氧化以產生和界面氧化物，然後進行HfO2和TiN的ALD沉積。
8.沉積鎢（W）填充物，CMP平面化，然後進行凹槽蝕刻。
9.EUV掩模圖形化和蝕刻以形成柵極，然後進行氧化物填充。
10.EUV掩模圖形化，蝕刻和W填充以產生底部柵極接觸。
11.EUV掩模圖形化，蝕刻和W填充以產生交叉耦合。
12.沉積，圖形化和蝕刻阻擋層，然後選擇性外延SiB，以形成PMOS的頂部源極/漏極。
13.沉積，圖形化和蝕刻阻擋層，然後選擇性外延SiP，以形成NMOS的頂部源極/漏極。然後沉積氧化物。
14.EUV掩模圖形化，蝕刻和W填充以產生頂部電極。沉積並平坦化ILD氧化物層。
15.EUV掩模圖形化，蝕刻和W填充以產生柵極接觸。
16.EUV掩模圖形化，蝕刻和W填充以產生頂部電極接觸。
17.沉積並平坦化氧化物，使用EUV掩模和蝕刻來形成金屬1溝槽，然後填充銅並拋光。
18.EUV掩模圖形化，蝕刻和W填充用於製作超級通孔。
19.EUV掩模圖形化和蝕刻用於製造金屬2和通孔2，然後填充銅並拋光。
該流程用於製作垂直SRAM測試器件。完整流程將包括至少兩個以上的金屬層，並且可能包括用於ESD保護的一些處理。該陣列可以與邏輯晶元和背面配電集成在一起，如圖2所示。
Zsolt Tokei
Zsolt Tokei發表了一篇論文名為「3nm Interconnects and Beyond: A toolbox to Extend Interconnect Scaling」。為了繼續縮小與電阻- 電容（RC）的互連問題，需要解決成本，工藝漂移和機械穩定性問題。圖6總結了之後的方向。
圖6.之後的方向
為了更好的布線，傳統雙大馬士革工藝會引入了超級通孔技術。為了降低RC delay，又會採用無阻擋層並且金屬間有「氣隙」(Air gap)的金屬互聯工藝(大概是用「半大馬士革工藝」製作)。此外，還有可能將薄膜晶體管集成到BEOL中以增加其他功能。
半大馬士革工藝流程如下：
1.在電介質膜中圖案化並蝕刻通孔開口。
2.用釕（Ru）填充通孔並繼續Ru沉積，直到在電介質上形成Ru層。
3.然後將Ru掩蔽並蝕刻成金屬線。
4.在金屬線之間形成「氣隙」。
Ru的底部雖然有Ti粘附層（可能提高電阻值），但是通孔與金屬線界面是連續的Ru，這減小了電阻，並且氣隙減小了層間電容。Zsolt不願意透露「氣隙」的製作工藝，但我猜可能會是先均勻沉積一種薄膜，然後用另一種沉積來夾斷封口並形成「氣隙」。
這項技術已經用於製造了世界上第一個21nm節距的金屬互連層。圖7總結了結果。
圖7. 21nm間距互連
圖8示出了BEOL中的薄膜晶體管（TFT）並描述了一些應用。
圖8. 後段薄膜晶體管
結論
IMEC繼續開展尖端研究，以支持持續微縮和改善半導體性能。
參考文獻：
[1] M.-S. Kim, N. Harada, Y. Kikuchi, J. Boemmels, J.Mitard, T. Huynh-Bao, P. Matagne, Z. Ta1, , W. Li,
K. Devriendt, L.-A. Ragnarsson, C. Lorant, F. Sebaai, C.Porret, E. Rosseel, A. Dangol, D. Batuk,
G. Martinez-Alanis, J. Geypen, N. Jourda1, A. Sepulveda, H.Puliyalil, G. Jamieson, M. van der Veen, L. Teugels, Z. El-Mekki, E.Altamirano-Sanchez, Y. Li2, H.Nakamura, D. Mocuta, F. Masuoka, 「12-EUV LayerSurrounding Gate Transistor (SGT) for Vertical 6-T SRAM: 5-nm-class Technologyfor Ultra-Density Logic Devices,」 VLSIT Symposium (2019).
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